CN110931432A - 半导体器件及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 title claims description 23
- 239000000376 reactant Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000007789 gas Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000012495 reaction gas Substances 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 239000011261 inert gas Substances 0.000 claims description 7
- 229910017604 nitric acid Inorganic materials 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 6
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 2
- 229910052734 helium Inorganic materials 0.000 claims description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- LXPCOISGJFXEJE-UHFFFAOYSA-N oxifentorex Chemical compound C=1C=CC=CC=1C[N+](C)([O-])C(C)CC1=CC=CC=C1 LXPCOISGJFXEJE-UHFFFAOYSA-N 0.000 claims description 2
- 239000007787 solid Substances 0.000 abstract description 15
- 239000000126 substance Substances 0.000 abstract description 6
- 239000003989 dielectric material Substances 0.000 abstract description 5
- 238000002360 preparation method Methods 0.000 abstract description 5
- -1 ammonium fluorosilicate Chemical compound 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910019975 (NH4)2SiF6 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910004014 SiF4 Inorganic materials 0.000 description 1
- 229910004074 SiF6 Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
- 239000012265 solid product Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
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Abstract
提供一种制备半导体器件的方法,包括如下步骤:提供基底,所述基底的上表面具有沟槽;在所述基底的上表面以及所述沟槽内表面沉积第一介质层;利用反应气体对所述第一介质层的开口处进行刻蚀处理,形成反应物层;对所述反应物层进行热处理,除去所述反应物层;及沉积第二介质层,填充满所述沟槽。本发明的制备方法,采用的反应气体与沟槽开口处的物质反应生成固体反应物,固体反应物堆积在开口处,避免沟槽内的介电层被反应气体刻蚀而损失。且固体反应在热处理时分解为气体而除去,扩大沟槽开口,从而避免填充介电材料内部存在空洞。
Description
技术领域
本发明涉及半导体器件制备技术领域,特别是涉及一种半导体器件及其制备方法。
背景技术
在DRAM制造中,多晶硅被广泛用作位线接触和存储节点接触,随着DRAM尺寸继续缩小,沟槽纵横比也增加。DRAM位线多晶硅间隙填充变得越来越挑战。如图1所示,在基底1的沟槽内沉积多晶硅第一介电层2。在沟槽开口处多晶硅会产生悬突(over-hang)21,因此在随后的多晶硅沉积期间容易产生空洞3,最终在填充满沟槽的第二多晶硅层4中会存在空洞3。空洞会导致半导体器件的电气性能以及功能表现的不稳定,器件可靠性也会变差。为了获得无空洞的多晶硅层,通常沉积-刻蚀-沉积形成多晶硅层。首先沉积第一介电层2,为了扩大沟槽的开口避免后续沉积时产生空洞,采用湿刻蚀或等离子体刻蚀出去开口处的悬突21,但现有的刻蚀工艺在刻蚀沟槽开口的同时会导致沟槽底部的多晶硅层损失。
发明内容
本发明提供一种蚀刻沟槽顶部的方法,以扩大沟槽开口同时不会使沟槽底部的多晶硅损失。
本发明一方面提供一种制备半导体器件的方法,包括如下步骤:提供基底,所述基底的上表面具有沟槽;在所述基底的上表面以及所述沟槽内表面沉积第一介质层;利用反应气体对所述第一介质层开口处进行刻蚀处理,形成反应物层;对所述反应物层进行热处理,除去所述反应物层;及沉积第二介质层,填充满所述沟槽。
根据本发明的一实施方式,所述第一介质层和所述第二介质层的材料均为多晶硅。
根据本发明的另一实施方式,所述反应气体为硝酸和氟化氢的混合气体,其中硝酸与氟化氢的体积比为1:1~1:3。
根据本发明的另一实施方式,所述反应物层的材料包含六氟硅酸铵。
根据本发明的另一实施方式,所述反应气体的流速为50~500标准毫升每分钟(sccm)。
根据本发明的另一实施方式,在所述刻蚀处理过程中,同时对所述基底的、与所述上表面相对的下表面,使用非活性气体吹扫,所述非活性气体为氮气、氦气或氩气。
根据本发明的另一实施方式,在沉积所述第一介质层后且在所述刻蚀处理前,所述沟槽顶部具有沟槽开口,所述沟槽开口最小宽度小于40纳米。
根据本发明的另一实施方式,所述沟槽的深宽比为3:1~10:1。
根据本发明的另一实施方式,所述基底的表面以及所述沟槽内表面具有氧化物层或氮化物层。
根据本发明的另一实施方式,所述刻蚀处理反应温度为20~50摄氏度。
根据本发明的另一实施方式,所述热处理的反应温度为100~250摄氏度。
本发明的制备方法,采用的反应气体与沟槽开口处的物质反应生成固体反应物,固体反应物堆积在开口处,避免沟槽内的介电层被反应气体刻蚀而损失。且固体反应在热处理时分解为气体而除去,扩大沟槽开口,从而使得再次沉积介电材料时可以避免填充介电材料内部存在空洞。
附图说明
通过参照附图详细描述其示例实施方式,本发明的上述和其它特征及优点将变得更加明显。
图1是现有技术中制备半导体器件的示意图。
图2是本发明实施例的制备半导器件的示意图。
其中,附图标记说明如下:
1:基底
2:第一介质层
21:悬突
22:空洞
3:反应物层
4:第二介质层
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的实施方式;相反,提供这些实施方式使得本发明将全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。在图中,为了清晰,夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。
需要说明的是,本发明中上、下等用语,仅为互为相对概念或是以产品的正常使用状态为参考的,而不应该认为是具有限制性的。
如图2所示,本发明实施例的半导体器件的方法包括如下步骤:提供基底1,基底1的上表面具有沟槽;在基底1的上表面以及沟槽内表面沉积第一介质层2,利用反应气体对第一介质层2开口处进行刻蚀处理,形成反应物层3;对反应物层3进行热处理,除去反应物层;及沉积第二介质层4,填充满沟槽。
本专利中反应气体是指能够与沟槽开口处的物质反应产生固体反应物,固体反应物能够通过热处理产生气体去除、且在处理过程中不会产生影响半导体器件性能、也不与其他部件发生化学反应的气体。
本发明通过反应气体与沟槽开口处的物质反应形成固体反应物,固体反应物堆积在沟槽开口处,从而保护此处不被进一步刻蚀;同时固体反应物经过热处理后气化,从而扩大沟槽开口处,避免后续沉积介质层产生空洞。本发明中沉积-刻蚀-再沉积的步骤还可以重复,次数不限于一次。因此,本发明的构思可以适用于任何填充沟槽时可能产生空洞的结构中。以下以形成DRAM中位线接触和存储节点接触为例解释本发明的构思,但本发明并不以此为限。
本发明中术语“基底”涵盖所有形式的半导体结构。比如为具有一定图形结构的衬底,例如栅极结构或者其他金属线多层结构等,不是简单的硅或者其他材料衬底。衬底可以是任何适合的半导体材料,例如硅、锗、锗化硅、碳化硅和砷化镓等。基底1的表面以及沟槽内表面可以具有氧化物层或氮化物层。
第一介质层2可以是多晶硅层,该层可以通过任何方式沉积形成多晶硅层,例如等离子增强化学气相沉积法(plasma enhanced chemical vapor deposition,PECVD)或低压化学气相沉积法(low pressure chemical vapor deposition,LPCVD)等。
形成多晶硅层之后,利用反应气体对沟槽的开口处进行刻蚀处理。刻蚀处理使反应气体与第一介质层2开口处的多晶硅反应生产能够通过热处理后去除固体产物。反应气体可以是硝酸和氟化氢的混合气体,但本发明并不以此为限。利用HNO3和HF的混合气体对第一介电层2开口处的多晶硅进行处理。多晶硅与混合气体的反应如式1所示:
Si+2HNO3↑+6HF↑→(NH4)2SiF6+3O2↑ 式1
HNO3和HF混合气体在室温下与硅反应以产生氟硅酸铵((NH4)2SiF6)。氟硅酸铵在室温下是白色固体,它将防止混合化学气体与开口处下面的多晶硅反应,而导致底部多晶硅的损失。氟硅酸铵可在高温下分解成气体,反应如式2所示:
(NH4)2SiF6→SiF4↑+2NH3↑+2HF↑ 式2
因此,采用HNO3和HF混合气体处理第一介质层2,混合气体与沟槽开口处的多晶硅反应产生氟硅酸铵,堆积在开口处形成反应物层3,避免第一介电层2被混合气体刻蚀而损失。氟硅酸铵在高温下会分解为气体,因此随后的过程对反应物层3进行热处理将其分解为气体,除去反应物层3。经过上述处理后,扩大沟槽开口,便于进一步的沉积多晶硅,从而避免填充的多晶硅内部存在空洞。
从反应式1中可以看出,优选混合气体中HNO3和HF的体积比为1:1~1:3。
在进行刻蚀时,优选混合气体的流速是50~500sccm。
优选,刻蚀处理反应温度是为20~50摄氏度。
优选,热处理的反应温度为100~250摄氏度。
优选,在化学蚀刻之前,沟槽开口低于40nm。开口太大会使沟槽底部填充的多晶硅损失增大。
优选,未沉积第一多晶硅层2前,沟槽的深宽比为3:1~10:1。
优选,在进行刻蚀反应时,在基底的、与带有沟槽的表面相对于的另一表面进行惰性气体吹扫,以保护基底的该表面不被刻蚀,同时可以控制基底的具有沟槽的表面的处于20~50℃,从而控制刻蚀的反应温度。本专利中“惰性气体”是指不与基底及基底上其他部件发生反应、且不能影响混合气体对多晶硅的刻蚀的气体。惰性气体可以是N2,Ar,He的或其他惰性气体中的一种或多种。
热处理后,沉积第二介质层4,填充满沟槽。第二介质层4可以是多晶硅。第二介质层4可以通过等离子增强化学气相沉积法PECVD、LPCVD等方式形成。第二介质层4和第一介质层2的形成方式可以相同也可以不同。
本发明的制备方法,采用的反应气体与沟槽开口处的物质反应生成固体反应物,固体反应物堆积在开口处,避免沟槽内的介电层被反应气体刻蚀而损失。且固体反应在热处理时分解为气体而除去,扩大沟槽开口,从而使得再次沉积介电材料时可以避免填充介电材料内部存在空洞。本发明中沉积-刻蚀-再沉积的步骤还可以重复,次数不限于一次。
当然,本发明还可有其它多种实施例,在不背离本发明精神及其实质的情况下,熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形,但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (11)
1.一种制备半导体器件的方法,其特征在于,包括如下步骤:
提供基底,所述基底的上表面具有沟槽;
在所述基底的上表面以及所述沟槽内表面沉积第一介质层;
利用反应气体对所述第一介质层的开口处进行刻蚀处理,形成反应物层;
对所述反应物层进行热处理,除去所述反应物层;及
沉积第二介质层,填充满所述沟槽。
2.根据权利要求1所述的方法,其特征在于,所述第一介质层和所述第二介质层的材料均为多晶硅。
3.根据权利要求2所述的方法,其特征在于,所述反应气体为硝酸和氟化氢的混合气体,其中硝酸与氟化氢的体积比为1:1~1:3。
4.根据权利要求3所述的方法,其特征在于,所述反应物层的材料包含六氟硅酸铵。
5.根据权利要求1所述的方法,其特征在于,所述反应气体的流速为50~500标准毫升每分钟。
6.根据权利要求1所述的方法,其特征在于,在所述刻蚀处理过程中,同时对所述基底的、与所述上表面相对的下表面,使用非活性气体吹扫,所述非活性气体为氮气、氦气或氩气。
7.根据权利要求1所述的方法,其特征在于,在沉积所述第一介质层后且在所述刻蚀处理前,所述沟槽顶部具有沟槽开口,所述沟槽开口最小宽度小于40纳米。
8.根据权利要求1所述的方法,其特征在于,所述沟槽的深宽比为3:1~10:1。
9.根据权利要求1所述的方法,其特征在于,所述基底的表面以及所述沟槽内表面具有氧化物层或氮化物层。
10.根据权利要求3所述的方法,其特征在于,所述刻蚀处理反应温度为20~50摄氏度。
11.根据权利要求1所述的方法,其特征在于,所述热处理的反应温度为100~250摄氏度。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20200327 |