JP2007088113A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ハフニウム原料とシリコン原料と酸化剤とを用いた原子層蒸着法によりハフニウムシリケート膜を成膜することで、リーク電流特性とカバリッジ性の改善を可能とする。
【解決手段】トレンチ１２の内面に形成された第１電極２１と、前記第１電極２１表面に形成されたキャパシタ絶縁膜２２と、前記キャパシタ絶縁膜２２を介して前記第１電極２１表面に形成された第２電極２３とを備えたトレンチキャパシタ１を有する半導体装置の製造方法において、前記キャパシタ絶縁膜２２をハフニウム原料とシリコン原料と酸化剤とを用いた原子層蒸着法によりハフニウムシリケート膜を成膜することにより形成することを特徴とする。
【選択図】図１

Description

本発明は、深いトレンチを有するトレンチキャパシタのキャパシタ絶縁膜を、膜中の不純物濃度が低くカバリッジ性に優れたハフニウムシリケート膜で形成することが容易な半導体装置の製造方法に関するものである。
デバイスの微細化に伴い、ゲート絶縁膜およびキャパシタ絶縁膜の材料として高誘電率（Ｈｉｇｈ−ｋ）膜の適用が検討されている。Ｈｉｇｈ−ｋ膜の多くは金属酸化物またはそのシリケートであるが、その中でも耐熱性と高誘電率を合わせ持つＨｆＳｉＯＮは有望な候補である。各種成膜方法の内、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法により膜厚・組成の高度な制御が可能である（例えば、特許文献１参照。）。Ｈｉｇｈ−ｋ材料では膜中不純物によるトラップ準位を介したリークが発生することが分かっており、原料起因の不純物（炭素（Ｃ）、水素（Ｈ）、塩素（Ｃｌ）など）濃度を低減することが極めて重要であるが、成膜後の改質処理により不純物を十分に除去することは難しい。したがって、成膜の段階で膜中の不純物濃度を十分に低減しておくことが重要である。
一方、近年のキャパシタは微細化を目的として、シリンダー形状やディープトレンチ（ＤＴ）形状など、立体構造にすることで十分な表面積を確保し、データ保持特性を維持している。したがって、立体構造に対して良好なステップカバレッジで絶縁膜を形成する技術が必要となっている。
ＡＬＤ法では一般に低温ほど気相反応が抑制されるため、良好なカバレッジ特性が得られるが、カバリッジと膜中の不純物濃度とがトレードオフの関係にあるため、両者を満足するプロセス条件を見出すことは困難である。
特開２００４−１６５６６８号公報
解決しようとする問題点は、ＡＬＤ法は、低温プロセスであるため、不純物の少ない緻密な膜を得ることが難しい点である。
ＡＬＤ法では一般に低温ほど気相反応が抑制されるため、良好なカバレッジ特性が得られるが、カバリッジと膜中の不純物濃度とがトレードオフの関係にある。このようなＡＬＤ法による高誘電体キャパシタ絶縁膜の成膜を可能にすることを課題とする。
本発明の半導体装置の製造方法は、トレンチの内面に形成された第１電極と、前記第１電極表面に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜を介して前記第１電極表面に形成された第２電極とを備えたトレンチキャパシタを有する半導体装置の製造方法において、前記キャパシタ絶縁膜をハフニウム原料とシリコン原料と酸化剤とを用いた原子層蒸着法によりハフニウムシリケート膜を成膜することにより形成することを特徴とする。
本発明の半導体装置の製造方法では、トレンチキャパシタのキャパシタ絶縁膜をハフニウム原料とシリコン原料と酸化剤とを用いた原子層蒸着法によりハフニウムシリケート膜で形成することから、膜中の炭素（Ｃ）等の不純物濃度を低減することができるようになり、またハフニウムシリケート膜の基板温度および成膜圧力を調整することにより、トレンチキャパシタを形成する際のカバリッジが良好なものとして成膜することが可能になる。このように、炭素（Ｃ）等の不純物濃度を低減することで、リーク電流の発生レベルをキャパシタ絶縁膜として許容できるレベル以下にすることが可能になる。
例えば、ハフニウム原料にＨｆ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4を用い、シリコン原料にＳｉ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4を用いてＨｆＳｉＯxを成膜する場合に、膜中に成膜原料中に含まれる炭素の一部が残留することは避けられず、この残留炭素（Ｃ）がリーク電流に寄与するトラップ準位を生成する。本発明ではこれらの原料と酸化剤にオゾン（Ｏ3）を用いた成膜方法で、膜中の不純物濃度を十分に低減し、リーク電流をキャパシタ絶縁膜として許容範囲に収めることができる。
また、表面積の大きな立体キャパシタに原子層蒸着法により成膜を行う場合には、プリカーサを十分に供給するとともに、気相中での熱分解や残留ガスとの反応を抑制することで、表面への吸着反応を促進することが必要である。本発明では、ハフニウム原料にＨｆ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4を用い、シリコン原料にＳｉ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4を用いてＨｆＳｉＯxを成膜する場合に、成膜雰囲気の圧力、基板温度の範囲を特定することによりに、表面積の大きな例えばトレンチ形状でも十分なカバレッジ特性が得られる。
本発明の半導体装置の製造方法は、トレンチキャパシタのキャパシタ絶縁膜をハフニウム原料とシリコン原料と酸化剤とを用いた原子層蒸着法によりハフニウムシリケート膜で形成するため、膜中の炭素（Ｃ）等の不純物濃度を低減することができ、また基板温度および成膜圧力を調整することにより、良好なカバリッジを有する成膜ができるので、トレンチキャパシタのリーク電流レベルを許容できるレベルに低減すことができるという利点がある。
本発明の半導体装置の製造方法に係る一実施の形態の一例を、図１の製造工程断面図によって説明する。なお、図１は模式的に描いているため、縦横の縮尺比は一致させていない。
図１（１）に示すように、半導体基板（もしくは半導体層）１１にキャパシタを形成するためのトレンチ１２を形成する。このトレンチ１２の形成方法は既存の種々の方法がある。その形成方法の一例として、半導体基板（もしくは半導体層）１１表面に酸化膜１３、窒化膜１４を順に形成する。その後、通常のリソグラフィー技術によって、トレンチを形成するために用いるマスク層（図示せず）を形成した後、それをエッチングマスクに用いて、エッチングにより上記窒化膜１４、酸化膜１３に開口部１５を形成する。さらに上記マスク層、窒化膜１４をエッチングマスクに用いて、半導体基板１１をエッチングし、上記トレンチ１２を形成する。上記エッチング加工には、反応性イオンエッチングを行う。このときのトレンチ１２は、例えば５．０μｍから８．０μｍの範囲の深さを有し、半導体基板１１表面での開口は数十ｎｍから２５０ｎｍの範囲を有する。したがって、アスペクト比が４０以上のトレンチが形成されることになる。
その後、例えば薬液処理によって、上記マスク層を除去する。その結果、窒化シリコン膜１４表面が露出される。
次に、図１（２）に示すように、プレート側の電極形成として、トレンチ１２内を洗浄する。その後、例えば気相拡散により、ヒ素（Ａｓ）もしくはリン（Ｐ）をトレンチ１２内部の半導体基板１１にドーピングして第１電極（プレート電極）２１を形成する。
次に、図１（３）に示すように、上記トレンチ１２の内面にキャパシタ絶縁膜２２を形成する。
次いで、図１（４）に示すように、上記トレンチ１２内部に上記キャパシタ絶縁膜２２を介して第２電極（ノード電極）２３を形成する。この第２電極２３は例えば伝導型不純物を含んだアモルファスシリコンもしくはポリシリコンで形成することができる。もしくは金属電極で形成してもよい。このようにして、第１電極２１、キャパシタ絶縁膜２２、第２電極２３からなるキャパシタ１が形成される。
次に、上記キャパシタ絶縁膜２２の形成方法を以下に詳述する。このキャパシタ絶縁膜２２は、ハフニウムシリケート（ＨｆＳｉＯx）膜で形成される。このハフニウムシリケート膜の成膜方法には、原子層蒸着法（以下ＡＬＤ法という、ＡＬＤはAtomic Layer Depositionの略）を用いる。このＡＬＤ法には、ハフニウム原料とシリコン原料とを同時に成膜雰囲気に導入して１サイクルでＨｆＳｉＯx膜を成膜する方法と、酸化ハフニウム（ＨｆＯ2）薄膜と酸化シリコン（ＳｉＯ2）薄膜とを交互に積層して成膜する方法とがある。本発明では、前者の成膜方法を採用する。
ハフニウム（Ｈｆ）原料には、四塩化ハフニウム：ＨｆＣｌ4、テトラキスアセチルアセトンアトハフニウム：Ｈｆ（Ｃ5Ｈ7Ｏ2）4、テトラキスジエチルアミノハフニウム：Ｈｆ［Ｎ（Ｃ2Ｈ5）2］4、テトラキスジメチルアミノハフニウム：Ｈｆ［Ｎ（ＣＨ3）2］4、テトラ−ｔ−ブトキシハフニウム：Ｈｆ［Ｏ（ｔ−Ｃ4Ｈ9）］4、テトラキスメチルエチルアミノハフニウム：Ｈｆ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4を用いることができる。本例では、一例としてＨｆ｛Ｎ（ＣＨ3）（Ｃ2Ｈ5）｝4を用いた。
またシリコン（Ｓｉ）原料には、四塩化ケイ素：ＳｉＣｌ4、六塩化二ケイ素：Ｓｉ2Ｃｌ6、テトラキスジメチルアミノシリコン：Ｓｉ［Ｎ（ＣＨ3）2］4、ジメチルジシロキサン：［（ＣＨ3）2ＳｉＨ］2Ｏ、トリジメチルアミノシラン：ＳｉＨ［Ｎ（ＣＨ3）2］3、テトラキスメチルエチルアミノシリコン：Ｓｉ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4を用いることができる。本例では、一例としてＳｉ｛Ｎ（ＣＨ3）（Ｃ2Ｈ5）｝4を用いた。
また、酸化剤には、オゾン：Ｏ3、酸素：Ｏ2、水（水蒸気）：Ｈ2Ｏおよび重水：Ｄ2Ｏ等を用いることができる。本例では、一例としてＯ3を用いた。
また、パージガスにはアルゴン（Ａｒ）を用いることができる。なお、パージガスには、アルゴンの他の希ガス、窒素ガス等を用いることができるが、パージ効率、コスト等を考慮するとアルゴンを用いることが好ましい。
上記ハフニウム原料、シリコン原料、酸化剤を用いたＡＬＤ法における成膜時の成膜雰囲気（例えばチャンバ内）へのガス供給の基本サイクルは、ハフニウム原料ガスおよびシリコン原料ガスの導入、パージガスの導入による残留ガス（ハフニウム原料ガスおよびシリコン原料ガス）の気相反応を抑制、酸化性ガスの導入、パージガスの導入による残留ガス（酸化性ガス）の気相反応を抑制の順となる。本例の酸化工程では濃度２５０ｇ／ｍ3程度のオゾン（Ｏ3）を、酸素（Ｏ2）をキャリアガスとして３５０ｃｍ3／ｍｉｎ程度の流量で１秒〜５秒流通させる。
上記ＡＬＤ法では、プロセス中の基板温度と成膜雰囲気（例えばチャンバ内）の圧力を調整することによって、オゾン（Ｏ3）による酸化力を調整することができる。例えば、高温・高圧のプロセスとすることでオゾン（Ｏ3）の酸化力を高め、ＨｆＳｉＯx膜中の残留不純物濃度を低減することができる。
一例として、基板温度を変化させてＨｆＳｉＯxを成膜したときの膜中の炭素（Ｃ）濃度の変化について、図２によって説明する。図２は、基板温度をパラメータとして、縦軸にＨｆＳｉＯx膜中の残留炭素（Ｃ）濃度を示し、横軸に深さを示す。
図２に示すように、基板温度を高くすることによって、ＨｆＳｉＯx膜中の残留炭素（Ｃ）濃度が低減されることがわかる。
また、昇温脱離ガス分析法（ＴＤＳ：Thermal Desorption Spectroscopy）で得たＨｆＳｉＯx膜中の分子量(Ｍ／ｅ＝２８:Ｃ2Ｈ4に相当）のスペクトルを、図３に示す。図３の縦軸は検出強度を示し、横軸は基板温度を示す。
図３に示すように、３３０℃付近でＣ2Ｈ4に相当する有機物の脱離が確認された。したがって、膜中の残留カーボン濃度を十分に低減するためにはＡＬＤプロセス中の基板温度を３３０℃以上の高温にすることが望ましいことがわかる。
次に、成膜雰囲気の圧力を一定にしたときのリーク電流と酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）との関係を図４によって説明する。図４では、縦軸にリーク電流を示し、横軸に酸化膜換算膜厚を示す。
図４に示すように、成膜雰囲気の圧力を一定（例えば２６７Ｐａ）にすると、同一酸化膜換算膜厚では、基板温度が低くなるほど、リーク電流が大きくなる傾向にあることがわかる。
また、基板温度を一定（例えば３８０℃）にしたときのリーク電流と酸化膜換算膜厚（ＥＯＴ）との関係を図５によって説明する。図５では、縦軸にリーク電流を示し、横軸に酸化膜換算膜厚を示す。
図５に示すように、基板温度を一定（例えば３８０℃）にすると、同一酸化膜換算膜厚では、成膜雰囲気の圧力が低くなるほど、リーク電流が大きくなる傾向にあることがわかる。また図５からわかるように、成膜雰囲気の圧力が２６７Ｐａよりも低くなると、急激にリーク電流が増大することがわかる。したがって、成膜雰囲気の圧力は２６７Ｐａ以上が好ましい。
次に、ハフニウムとシリコンの組成比を一定（例えばＨｆ／（Ｈｆ＋Ｓｉ）＝５０％）にして、リーク電流およびカバリッジと成膜雰囲気の圧力との関係を図６によって説明する。図６では、左縦軸にリーク電流を示し、右縦軸にカバリッジを示し、横軸に成膜雰囲気の圧力を示す。
図６に示すように、成膜雰囲気の圧力が２６７Ｐａ以上であればリーク電流は低く抑えられているが、２６７Ｐａよりも低くなるとリーク電流が大きくなることがわかる。これは、成膜雰囲気の圧力が２６７Ｐａよりも低いと膜中残留不純物が増加し易くなることに起因している。また、成膜雰囲気の圧力が５３３Ｐａよりも高くなると、急激にカバリッジが悪化し、成膜雰囲気の圧力が６６７Ｐａになるとカバリッジが５０％になり、８００Ｐａになると全くカバリッジが得られないことがわかる。すなわち、トレンチ低部に成膜ができない状態になる。これは、成膜雰囲気の圧力が６６７Ｐａよりも高くなると成膜がＣＶＤ反応となることに起因している。以上を総合すると、良好な電気特性とカバリッジを得るには、成膜雰囲気の圧力は２６７Ｐａ以上６６７Ｐａ以下が好ましく、より好ましくは２６７Ｐａ以上５３３Ｐａ以下である。なお、図６でのカバリッジ特性はアスペクト比が５０程度のいわゆるディープトレンチに対するカバリッジ特性である。
さらに、ハフニウムとシリコンの組成比を一定（例えばＨｆ／（Ｈｆ＋Ｓｉ）＝５０％）にして、リーク電流およびカバリッジと基板温度との関係を図７に示した。図７では、左縦軸にリーク電流を示し、右縦軸にカバリッジを示し、横軸に基板温度を示す。
図７に示すように、基板温度が３３０℃以上であればリーク電流は低く抑えられているが、３３０℃よりも低くなるとリーク電流が大きくなることがわかる。これは、基板温度が３３０℃よりも低いと膜中残留不純物、特に炭素（Ｃ）が増加し易くなることに起因している。また、基板温度が４００℃よりも高くなると、急激にカバリッジが悪化することがわかる。これは、基板温度が４００℃よりも高くなるとプリカーサが熱分解を起こし、成膜プロセスが原子層蒸着ではなく、ＣＶＤになることに起因している。以上を総合すると、良好な電気特性とカバリッジを得るには、基板温度は３３０℃以上４００℃以下が好ましい。なお、図７でのカバリッジ特性はアスペクト比が５０程度のいわゆるディープトレンチに対するカバリッジ特性である。
一方、ディープトレンチ（ＤＴ）形状で良好なカバレッジを得るにはプリカーサの供給を十分に行うとともに、プリカーサの気相反応を抑制することが重要となる。上記説明したように、ＡＬＤ処理中の基板温度を高温にし過ぎるとプリカーサの熱分解が生じ、最表面への吸着反応が阻害されるため、良好なカバレッジ特性を得るうえで上限の基板温度が存在することは、上記図７によってもわかるが、図８に示す堆積速度とサイクル時間（パルス時間）との関係からも明らかになっている。この図８は、ＡＬＤプロセス中のウエハ温度を変化させた時の１サイクルあたりのプリカーサ供給量に対する成膜レートの挙動を示す図面である。
図８に示すように、基板温度を３８０℃、４００℃にした場合には、一定の堆積速度で堆積が行われていることがわかる。これは、純粋なＡＬＤ反応が行われている状態であり、１サイクルあたりのプリカーサ供給量を増加させても、成膜レートは一定の値で飽和する傾向を示す。一方、基板温度を４２０℃にすると、プリカーサ供給量を増加させた時に、成膜レートの上昇が確認された。これはプリカーサの熱分解により成膜される成分が含まれていることを意味している。すなわち、原子層蒸着反応から化学的気相成長（ＣＶＤ）反応に成膜反応が移行したためである。このような状態になると、プリカーサが熱分解を起こし、最表面への吸着反応が阻害されるため、良好なカバレッジ特性を得ることが困難になる。例えば、アスペクト比５０程度のディープトレンチ（ＤＴ）形状に成膜を行うと、４２０℃のプロセスではトレンチ底部に全く成膜されないのに対し、４００℃以下のプロセスでは底部にまでＨｆＳｉＯxが成膜されていることが確認された。この点からも、基板温度は４００℃以下が好ましいことがわかる。また、４００℃であっても、成膜雰囲気の圧力が６６７Ｐａを超えるとＣＶＤ反応が起こる。この点からも、上記説明したように、成膜雰囲気の圧力は２６７Ｐａ（＝０．２７ｋＰａ）以上６６７Ｐａ（＝０．６７ｋＰａ）以下が好ましく、より好ましくは２６７Ｐａ以上５３３Ｐａ（＝０．５３ｋＰａ）以下である。
したがって、ディープトレンチ（ＤＴ）形状のようなアスペクト比・表面積が大きい構造に成膜を行う場合にはＡＬＤプロセス中の基板温度を４００℃以下にする必要がある。リーク電流の制約とあわせるとＡＬＤプロセス中の基板温度は３３０℃〜４００℃の範囲にする必要がある。
またプリカーサの供給量としては、Ｈｆ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4は、その蒸気圧を４．０Ｐａ以上、および流量を０．１ｃｍ3／ｍｉｎ以上とする必要があり、Ｓｉ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4は、その蒸気圧を３．１０Ｐａ以上、および流量を４．１ｃｍ3／ｍｉｎ以上とする必要がある。本例では原料の供給系にバブラーを用いて、キャリアガスをアルゴン（Ａｒ）とするが、この供給量はＨｆ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4のバブラー温度を７０℃、Ａｒ流量を５０ｃｍ3／ｍｉｎ、Ｓｉ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4のバブラー温度を６０℃、Ａｒ流量を５０ｃｍ3／ｍｉｎとした場合に相当する。
上記説明では、一例として、ハフニウム組成比が５０％の場合について示した。例えば、ハフニウム組成比を高めると、図７、図８中のカバリッジを示す線は、低温、低圧力方向にシフトし、図７、図８中のリーク電流を示す線は、低リーク方向にシフトする。また、ハフニウム組成比を低くすると、図７、図８中のカバリッジを示す線は、基板温度、成膜雰囲気の圧力が高くなる方向にシフトし、図７、図８中のリーク電流を示す線は、リーク電流が高くなる方向にシフトする。しかしながら、ハフニウム組成比が３０％以上７０％以下程度の範囲であれば、ＡＬＤプロセス中の基板温度は３３０℃〜４００℃の範囲が好ましく、成膜雰囲気の圧力は２６７Ｐａ以上６６７Ｐａ以下が好ましく、より好ましくは２６７Ｐａ以上５３３Ｐａ以下である。
以上説明したように、本発明の半導体装置の製造方法によれば、キャパシタ絶縁膜をＨｆＳｉＯxで成膜する際に、ハフニウム原料とシリコン原料と酸化剤とを用いた原子層蒸着法によりハフニウムシリケート膜を成膜することにより、膜中の炭素（Ｃ）等の不純物濃度を低減することができるようになり、またハフニウムシリケート膜の基板温度および成膜圧力を調整することにより、トレンチキャパシタを形成する際のカバリッジが良好なものとして成膜することが可能になる。このように、炭素（Ｃ）等の不純物濃度を低減することで、リーク電流の発生レベルをキャパシタ絶縁膜として許容できるレベル以下にすることが可能になる。すなわち、膜中不純物濃度の低減とトレンチ形状のような立体構造へのカバレッジ特性の改善を両立させることができる。その結果、例えばアスペクト比５０程度のいわゆるディープトレンチ（ＤＴ）キャパシタにおいても安定したＤＲＡＭ動作に必要とされるキャパシタ容量３０ｆＦ／ｃｅｌｌ以上、リーク電流１ｆＦ／ｃｅｌｌ以下を満足することができる。また、ディープトレンチ（ＤＴ）キャパシタ絶縁膜の既存材料をより誘電率の高いＨｆＳｉＯＮに置き換えることも可能となり、さらなる微細化につながる。
なお、上記ＡＬＤ法におけるハフニウム原料には、上記記載した他に、一例として、テトラメトキシハフニウム：Ｈｆ（ＯＣＨ3）4、テトラエトキシハフニウム：Ｈｆ（ＯＣ2Ｈ5）4、テトラ−ｉ−プロポキシハフニウム：Ｈｆ（Ｏ−ｉ−Ｃ3Ｈ7）4、テトラ−ｎ−ブトキシハフニウム：Ｈｆ（Ｏ−ｎ−Ｃ4Ｈ9）4、テトラキスジエチルアミノハフニウム：Ｈｆ〔Ｎ（Ｃ2Ｈ5）2〕4、テトラ−１−メトキシ−２−プロポキシハフニウム：Ｈｆ〔ＯＣ（ＣＨ3）2−ＣＨ2ＯＣＨ3〕4等の物質を用いることもできる。
また、上記ＡＬＤ法におけるシリコン原料には、上記記載した他に、一例として、ジメチルジメトキシシラン：Ｓｉ（ＣＨ3）2（ＯＣＨ3）2、ジメチルジエトキシシラン：Ｓｉ（ＣＨ3）2（ＯＣ2Ｈ5）2、メチルトリメトキシシラン：ＳｉＣＨ3（ＯＣＨ3）3、メチルトリエトキシシラン：ＳｉＣＨ3（ＯＣ2Ｈ5）3、テトラメチルシラン：Ｓｉ（ＣＨ3）4、ヘキサメチルジシラン：〔Ｓｉ（ＣＨ3）3〕2Ｏ、ヘキサメチルジシラザン：（ＣＨ3）3ＳｉＮＨＳｉ（ＣＨ3）3等の物質を用いることもできる。
本発明の半導体装置の製造方法に係る一実施の形態の一例を示した製造工程断面図である。 基板温度をパラメータとして、ＨｆＳｉＯxを成膜したときの膜中の炭素（Ｃ）濃度と深さの位置との関係を示した図である。 昇温脱離ガス分析法で得たＨｆＳｉＯx膜中の分子量(Ｍ／ｅ＝２８:Ｃ2Ｈ4に相当)のスペクトル図である。 成膜雰囲気の圧力を一定にしたときのリーク電流と酸化膜換算膜厚との関係図である。 基板温度を一定（例えば３８０℃）にしたときのリーク電流と酸化膜換算膜厚（ＥＯＴ）との関係図である。 ハフニウムとシリコンの組成比を一定（例えばＨｆ／（Ｈｆ＋Ｓｉ）＝５０％）にしたときのリーク電流およびカバリッジと成膜雰囲気の圧力との関係図である。 ハフニウムとシリコンの組成比を一定（例えばＨｆ／（Ｈｆ＋Ｓｉ）＝５０％）にしたときのリーク電流およびカバリッジと基板温度との関係図である。 ＡＬＤプロセス中のウエハ温度を変化させた時の１サイクルあたりのプリカーサ供給量に対する成膜レートの挙動を示す図である。
符号の説明
１…キャパシタ、１２…トレンチ、２１…第１電極、２２…キャパシタ絶縁膜、２３…第２電極

Claims (4)

  1. トレンチの内面に形成された第１電極と、
    前記第１電極表面に形成されたキャパシタ絶縁膜と、
    前記キャパシタ絶縁膜を介して前記第１電極表面に形成された第２電極とを備えたトレンチキャパシタを有する半導体装置の製造方法において、
    前記キャパシタ絶縁膜をハフニウム原料とシリコン原料と酸化剤とを用いた原子層蒸着法によりハフニウムシリケート膜を成膜することにより形成する
    ことを特徴とする半導体装置の製造方法。
  2. 前記ハフニウムシリケート膜を成膜する原子層蒸着法において、
    ハフニウム原料に、化学式Ｈｆ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4、ＨｆＣｌ4、Ｈｆ（Ｃ5Ｈ7Ｏ2）4、Ｈｆ［Ｎ（Ｃ2Ｈ5）2］4、Ｈｆ［Ｎ（ＣＨ3）2］4およびＨｆ［Ｏ（ｔ−Ｃ4Ｈ9）2］4で表す物質のうちのいずれかを用い、
    シリコン原料に、化学式ＳｉＣｌ4、Ｓｉ2Ｃｌ6、Ｓｉ［Ｎ（ＣＨ3）2］4、［（ＣＨ3）2ＳｉＨ］2Ｏ、ＳｉＨ［Ｎ（ＣＨ3）2］3およびＳｉ［Ｎ（ＣＨ3）（Ｃ2Ｈ5）］4で表す物質のうちのいずれかを用い、
    酸化剤に、化学式Ｏ3、Ｈ2ＯおよびＤ2Ｏで表す物質のうちのいずれか用いる
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記原子層蒸着法における成膜雰囲気の圧力が２６７Ｐａ以上６６７Ｐａ以下に設定されている
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記原子層蒸着法における前記ハフニウムシリケード膜が成膜される基板の温度が３３０℃あ以上４００℃以下に設定されている
    ことを特徴とする請求項１記載の半導体装置の製造方法。
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