CN101924078A - 快闪存储器的制造方法 - Google Patents

Abstract

本发明提供一种快闪存储器制造方法。提供基底，基底上有多个隔离结构，隔离结构之间的基底上有介电层与浮置栅极。于基底上形成掩膜层，以覆盖周边区的隔离结构以及位于存储器区且与周边区紧邻的隔离结构。以掩膜层为掩膜，移除存储器区的隔离结构的一部分，使周边区的隔离结构的表面与介电层的表面之间以及位于存储器区且与周边区紧邻的隔离结构的表面与介电层的表面之间具有第一高度差，存储器区的其余隔离结构的表面与介电层的表面之间具有小于第一高度差的第二高度差。移除掩膜层。于基底上形成栅间介电层。于基底上形成导体层。本发明的方法所制作的快闪存储器具有高栅极耦合率与良好的电性。

Description

快闪存储器的制造方法

技术领域

本发明是有关于一种存储器的制造方法，且特别是有关于一种快闪存储器(flash memory)及其制造方法。

背景技术

非易失性存储器因具有可多次进行数据的存入、读取、抹除等特性，且存入的数据在断电后也不会消失，因此被广泛应用于个人电脑和电子设备。一般来说，典型的存储器元件包括由浮置栅极(floating gate)与控制栅极(controlgate)构成的堆迭式栅极结构。浮置栅极配置于控制栅极和基底之间且处于浮置状态，而控制栅极则与字元线相连接。且，基底与浮置栅极之间配置有穿隧介电层，浮置栅极与控制栅极之间配置有栅间介电层。

一般来说，浮置栅极配置于隔离结构之间，且浮置栅极的表面例如是与隔离结构的表面齐平。因此，移除一部分位于浮置栅极之间的隔离结构可以增加浮置栅极所暴露出来的面积，以增加浮置栅极与控制栅极之间的接触面积，进而提升栅极耦合率(gate-coupling ratio，GCR)。

然而，存储器元件包括存储器区与周边区，为了移除存储器区的浮置栅极之间的一部分的隔离结构，往往会同时移除周边区的一部分的隔离结构。在周边区中，移除过多的隔离结构可能暴露出位于隔离结构之间的基底上的栅介电层，使得栅介电层在后续的刻蚀工艺与清洗工艺中退化，而影响周边区元件的电性。再者，在移除一部分的隔离结构后会在基底上形成一整层的栅间介电层，且接着移除周边区的栅间介电层与浮置栅极。若是位于周边区的隔离结构的表面与浮置栅极的表面之间的高度差太大，后续移除周边区的栅间介电层与浮置栅极的刻蚀工艺会因间隙壁效应(spacer effect)而不易进行。

因此，如何适当地移除存储器区与周边区的一部分的隔离结构，以提高存储器元件的栅极耦合率且维持良好的电性为目前十分重要且急需解决的问题。

发明内容

本发明提供一种快闪存储器的制造方法，使快闪存储器具有高栅极耦合率与良好的电性。

本发明提出一种快闪存储器的制造方法。首先，提供基底，基底包括存储器区与周边区，基底上已形成有多个隔离结构，且隔离结构之间的基底上已形成有第一介电层与浮置栅极。接着，于基底上形成掩膜层，掩膜层覆盖周边区的隔离结构以及位于存储器区且与周边区紧邻的隔离结构。然后，以掩膜层为掩膜，移除存储器区的隔离结构的一部分，使得位于周边区的隔离结构的表面与第一介电层的表面之间具有第一高度差，位于存储器区且与周边区紧邻的隔离结构的表面与第一介电层的表面之间具有第一高度差，而位于存储器区的其余隔离结构的表面与第一介电层的表面之间具有第二高度差，其中第一高度差大于第二高度差，且隔离结构的表面高于第一介电层的表面。接着，移除掩膜层。然后，于基底上形成栅间介电层。继之，移除周边区的栅间介电层以及浮置栅极。而后，于基底上形成导体层。

在本发明的一实施例中，在移除周边区的栅间介电层以及浮置栅极后，更包括移除周边区的第一介电层以及于周边区的隔离结构之间的基底上形成第二介电层。

在本发明的一实施例中，上述的周边区的隔离结构的表面高于第二介电层的表面，且周边区的隔离结构的表面与第二介电层的表面之间具有第三高度差，其中第三高度差大于第二高度差。

基于上述，本发明的快闪存储器的制造方法利用掩膜层覆盖周边区来移除存储器区的部分隔离结构，使存储器区的隔离结构的表面与穿隧介电层的表面之间的高度差大于周边区的隔离结构的表面与栅介电层的表面之间的高度差。如此一来，能够增加浮置栅极与控制栅极之间的接触面积，以及保持周边区的栅介电层的完整性，使得快闪存储器具有高栅极耦合率与良好的电性。

附图说明

图1A至图1I是依照本发明的第一实施例的一种快闪存储器的制造方法的流程剖面示意图。

图2A至图2C是依照本发明的第二实施例的一种快闪存储器的制造方法的一部分的流程剖面示意图。

附图标号：

100：基底

102：存储器区

104：周边区

106：第一介电层

108：穿隧介电层

109：表面

110：掩膜层

112：沟渠

114、114a、114b、114’、114’a、116、116a：隔离结构

120：浮置栅极

122：掩膜层

124、125、126：表面

128：栅间介电层

130：栅介电层

132：表面

134：导体层

H1、H2、H3、H4、H5：高度差

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

第一实施例：

图1A至图1I是依照本发明的第一实施例的一种快闪存储器的制造方法的流程剖面示意图。

请参照图1A，首先，提供基底100。基底100例如是硅基底。基底100包括存储器区102与周边区104。然后，于基底100上依序形成第一介电层106与掩膜层110。第一介电层106的材料例如是氧化硅，其形成方法例如是热氧化法或化学气相沉积法。掩膜层110的材料例如是氮化硅，其形成方法例如是化学气相沉积法。

请参照图1B，接着，移除部分掩膜层110、第一介电层106与基底100，以形成沟渠112。移除部分掩膜层110、第一介电层106与基底100的方法例如是先于掩膜层110上形成图案化光阻层(未绘示)。然后，以图案化光阻层为掩膜，进行刻蚀工艺，以移除暴露的掩膜层110以及掩膜层110下方的第一介电层106与基底100。之后，移除图案化光阻层。

请参照图1C，然后，于沟渠112中形成隔离结构114、114’、116。其中，隔离结构114’为存储器区102中最靠近周边区104的隔离结构。隔离结构114、114’、116例如是浅沟渠隔离结构。隔离结构114、114’、116的材料例如为高密度等离子体氧化物，其形成方法例如是先以高密度等离子体化学气相沉积法于图1B所绘示的基底100上形成一层诸如氧化硅的绝缘材料，然后以掩膜层110为研磨终止层，进行化学机械研磨工艺将绝缘材料平坦化。之后，移除掩膜层110以暴露出第一介电层106。移除掩膜层110的方法例如是非等向性刻蚀工艺。

请参照图1D，接着，例如是以湿刻蚀法去除第一介电层106，并形成穿隧介电层108。而后，于基底100上形成导体材料层(未绘示)，导体材料层的材料例如是多晶硅。随后，例如是以隔离结构114、114’、116为研磨终止层，进行化学机械研磨工艺将导体材料层平坦化，以形成浮置栅极120。特别注意的是，在本实施例中，浮置栅极120的表面与隔离结构114、114’、116的表面例如是齐平。特别一提的是，本发明未限制快闪存储器的形成方法，图1A至图1C所述的流程仅是多种进行快闪存储器的前段工艺中的一种，换言之，熟知此技艺者应了解可使用各种方法来制作图1D所示的穿隧介电层108、浮置栅极120以及隔离结构114、114’、116。

请参照图1E，接着，于基底100上形成掩膜层122，掩膜层122覆盖周边区104的隔离结构116以及位于存储器区102且与周边区104紧邻的隔离结构114’。掩膜层122的材料例如是光阻。

然后，以掩膜层122为掩膜，移除位于存储器区102的部分隔离结构114，以形成隔离结构114a。如此一来，除了与周边区104紧邻的隔离结构114’以外，存储器区102的其余隔离结构114a的表面124皆低于位于周边区104的隔离结构116的表面126。换言之，隔离结构114a、114’、116的表面124、125、126高于穿隧介电层108的表面109，且周边区104的隔离结构116的表面126与穿隧介电层108的表面109之间具有第一高度差H1、位于存储器区102且与周边区104紧邻的隔离结构114’的表面125与穿隧介电层108的表面109之间同样具有第一高度差H1，而位于存储器区102的其余隔离结构114a的表面124与穿隧介电层108的表面109之间具有小于第一高度差H1的第二高度差H2。

请参照图1F，接着，例如是以非等向性刻蚀工艺移除掩膜层122。而后，在本实施例中，例如是对隔离结构114a、114’、116进行全面性移除，以形成隔离结构114b、114’a、116a。全面性移除的方法包括湿式刻蚀法或干式刻蚀法。如此一来，位于存储器区102的隔离结构114b的表面124仍低于位于周边区104的隔离结构116a的表面126以及位于存储器区102且与周边区104紧邻的隔离结构114’a的表面125。换言之，隔离结构114b、114’a、116a的表面124、125、126高于穿隧介电层108的表面109，且位于周边区104的隔离结构116a的表面126与穿隧介电层108的表面109之间具有高度差H3，位于存储器区102且与周边区104紧邻的隔离结构114’a的表面125与穿隧介电层108的表面109之间同样具有高度差H3，而位于存储器区102的其余隔离结构114b的表面124与穿隧介电层108的表面109之间具有小于高度差H3的高度差H4。

请参照图1G，之后，于基底100上形成栅间介电层128。栅间介电层128例如是由氧化硅层、氮化硅层与氧化硅层堆迭而成的复合介电层，其形成方法例如是化学气相沉积法。当然，在其他实施例中，栅间介电层128也可以是氧化硅、氮化硅等介电材料的单层结构。

请同时参照图1G与图1H，然后，移除周边区104的栅间介电层128、浮置栅极120以及穿隧介电层108。而后，于周边区104的隔离结构116a之间的基底100上形成栅介电层130。移除周边区104的栅间介电层128、浮置栅极120以及穿隧介电层108的方法例如是干式刻蚀工艺或湿式刻蚀工艺。栅介电层130的材料例如是氧化硅，其形成方法例如是化学气相沉积法。其中，周边区104的隔离结构116a的表面126与栅介电层130的表面132之间的高度差H5大于隔离结构114b的表面124与穿隧介电层108的表面109之间的高度差H4。

请参照图1I，继之，于基底100上形成导体层134，以覆盖存储器区102的栅间介电层128与周边区104的栅介电层130与隔离结构116a。其中，存储器区102的导体层134作为控制栅极，周边区104的导体层134作为栅极。导体层134的材料例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成之；或者也可采用临场(in-situ)植入掺质的方式，利用化学气相沉积法形成之。之后，进行快闪存储器的后段工艺步骤，如形成源极与漏极区、接触窗与导线等步骤，此为本领域中具有通常知识者所熟知，于此不再赘述。

在本实施例中，利用掩膜层覆盖周边区以及邻近周边区的存储器区，使得存储器区的隔离结构与周边区的隔离结构被移除的程度不同。如此一来，存储器区的隔离结构的表面低于周边区的隔离结构的表面，也就是存储器区的隔离结构的表面与穿隧介电层的表面之间的高度差大于周边区的隔离结构的表面与栅介电层的表面之间的高度差。在存储器区中，由于较多的隔离结构被移除，使得浮置栅极暴露出较多的面积，故增加浮置栅极与控制栅极之间的接触面积，以提升栅极耦合率。在周边区中，由于较少的隔离结构被移除，故即使对周边区进行多次的刻蚀或清洗工艺，也不会使栅介电层暴露出来，能避免栅介电层退化(degradation)，因此能使存储器元件具有良好的电性。再者，由于位于存储器区且与周边区邻近的隔离结构的表面与周边区的隔离结构的表面几乎齐平，因此在形成作为控制栅极的导体层时，能避免导体层在位于存储器区且邻近周边区处发生间隙壁效应。换言之，本发明的快闪存储器的制造方法能够增加浮置栅极与控制栅极之间的接触面积，以及保持周边区的栅介电层的完整性，使得快闪存储器具有高栅极耦合率与良好的电性。

第二实施例：

图2A至图2C是依照本发明的第二实施例的一种快闪存储器的制造方法的一部分的流程剖面示意图。在本实施例中，快闪存储器的前段工艺与第一实施例中图1A至图1D以及其对应说明相似，因此以下仅针对接续图1D的步骤进行说明。

请同时参照图1D与图2A，在隔离结构114、114’、116之间的基底100上形成堆迭的穿隧介电层108与浮置栅极120后，例如是对隔离结构114、114’、116进行全面性(blanket)移除，以形成隔离结构114a、114’a、116a。其中，隔离结构114a、114’a、116a的表面124、125、126高于穿隧介电层108的表面109，且隔离结构114a、114’、116的表面124、125、126例如是齐平且与穿隧介电层108的表面109之间具有第一高度差H1。全面性移除的方法包括湿式刻蚀法或干式刻蚀法。

请同时参照图2A与图2B，接着，于基底100上形成掩膜层122，掩膜层122覆盖周边区104的隔离结构116a以及位于存储器区102而与周边区104紧邻的隔离结构114’a。掩膜层122的材料例如是光阻。

然后，以掩膜层122为掩膜，移除位于存储器区102的部分隔离结构114a，以形成隔离结构114b。如此一来，除了与周边区104紧邻的隔离结构114’a以外，位于存储器区102的其余隔离结构114b的表面124低于位于周边区104的隔离结构116a的表面126。也就是说，周边区104的隔离结构116a的表面126与穿隧介电层108的表面109之间仍具有第一高度差H1、位于存储器区102且与周边区104紧邻的隔离结构114’a的表面125与穿隧介电层108的表面109之间仍具有第一高度差H1，但位于存储器区102的其余隔离结构114b的表面124与穿隧介电层108的表面109之间具有小于第一高度差H1的第二高度差H2。

请参照图2C，而后，移除掩膜层122。在移除掩膜层122后，本实施例的快闪存储器的后段工艺与第一实施例中图1G至图1I以及其对应说明相似，于此不赘述。

综上所述，利用掩膜层覆盖周边区以及邻近周边区的存储器区，使得存储器区的隔离结构与周边区的隔离结构被移除的程度不同。如此一来，存储器区的隔离结构的表面与穿隧介电层的表面之间的高度差大于周边区的隔离结构的表面与栅介电层的表面之间的高度差。在存储器区中，由于较多的隔离结构被移除，故能增加浮置栅极与控制栅极之间的接触面积，以提升栅极耦合率。在周边区中，由于较少的隔离结构被移除，故能避免栅介电层因暴露出来而退化，使存储器元件具有良好的电性。换言之，本发明的快闪存储器的制造方法能够增加浮置栅极与控制栅极之间的接触面积，以及保持周边区的栅介电层的完整性，使得快闪存储器具有高栅极耦合率与良好的电性。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定为准。

Claims (14)

1.一种快闪存储器的制造方法，其特征在于，所述方法包括：

提供一基底，所述基底包括一存储器区与一周边区，所述基底上已形成有多个隔离结构，且所述这些隔离结构之间的所述基底上已形成有一第一介电层与一浮置栅极；

于所述基底上形成一掩膜层，所述掩膜层覆盖所述周边区的所述这些隔离结构以及位于所述存储器区且与所述周边区紧邻的所述隔离结构；

以所述掩膜层为掩膜，移除所述存储器区的所述这些隔离结构的一部分，使得位于所述周边区的所述这些隔离结构的表面与所述第一介电层的表面之间具有一第一高度差，位于所述存储器区且与所述周边区紧邻的所述隔离结构的表面与所述第一介电层的表面之间具有所述第一高度差，而位于所述存储器区的其余所述这些隔离结构的表面与所述第一介电层的表面之间具有一第二高度差，其中所述第一高度差大于所述第二高度差，且所述这些隔离结构的表面高于所述第一介电层的表面；

移除所述掩膜层；

于所述基底上形成一栅间介电层；

移除所述周边区的所述栅间介电层以及所述这些浮置栅极；以及

于所述基底上形成一导体层。

2.如权利要求1所述的快闪存储器的制造方法，其特征在于，在移除所述掩膜层之后更包括对所述这些隔离结构进行全面性移除。

3.如权利要求2所述的快闪存储器的制造方法，其特征在于，所述全面性移除的方法包括湿式刻蚀法或干式刻蚀法。

4.如权利要求1所述的快闪存储器的制造方法，其特征在于，在形成所述掩膜层之前更包括对所述这些隔离结构进行全面性移除。

5.如权利要求4所述的快闪存储器的制造方法，其特征在于，所述全面性移除的方法包括湿式刻蚀法或干式刻蚀法。

6.如权利要求1所述的快闪存储器的制造方法，其特征在于，在移除所述周边区的所述栅极间介电层以及所述这些浮置栅极后，更包括移除所述周边区的所述第一介电层以及于所述周边区的所述这些隔离结构之间的所述基底上形成一第二介电层。

7.如权利要求6所述的快闪存储器的制造方法，其特征在于，所述周边区的所述这些隔离结构的表面高于所述第二介电层的表面，且所述周边区的所述这些隔离结构的表面与所述第二介电层的表面之间具有一第三高度差，其中所述第三高度差大于所述第二高度差。

8.如权利要求1所述的快闪存储器的制造方法，其特征在于，所述掩膜层的材料包括光阻。

9.如权利要求1所述的快闪存储器的制造方法，其特征在于，所述这些隔离结构的材料包括氧化硅。

10.如权利要求1所述的快闪存储器的制造方法，其特征在于，所述第一介电层的材料包括氧化硅。

11.如权利要求1所述的快闪存储器的制造方法，其特征在于，所述第二介电层的材料包括氧化硅。

12.如权利要求1所述的快闪存储器的制作方法，其特征在于，所述这些浮置栅极的材料包括掺杂多晶硅。

13.如权利要求1所述的快闪存储器的制造方法，其特征在于，所述栅间介电层的材料包括氧化硅/氮化硅/氧化硅。

14.如权利要求1所述的快闪存储器的制作方法，其特征在于，所述导体层的材料包括掺杂多晶硅。

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