CN106960848A - 分离栅快闪存储单元互连的制作方法 - Google Patents

Abstract

本发明提供了一种分离栅快闪存储单元互连的制作方法，只对擦除栅区域进行离子注入形成源极，并不对源带区进行离子注入，以避免现有技术中，对源带区进行了离子注入而损伤了半导体基底，导致源带区生长的源极氧化层厚度高于预期的问题。

Description

分离栅快闪存储单元互连的制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种分离栅快闪存储单元互连的制作方法。

背景技术

具有电编程和擦除功能的非易失性存储器件的典型实例是快闪存储(Flashmemory)器。快闪存储器的存储单元可以被分类为堆叠(stack)结构和分离栅(splitgate)结构。堆叠结构的快闪存储单元容易出现在多次反复写入/擦除循环后，单元阀值可能被改变，即擦除功能过度问题，而分离栅能够很好的克服该问题，一个典型的分离栅存储单元结构如图1所示，包括具有源极111的半导体基底100、依次以堆栈的方式形成在半导体基底100上的浮栅氧化层101、浮栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107，还包括形成在控制栅104两侧的控制栅侧壁层108、形成在控制栅侧壁层108表面以及浮栅102字线区域侧的浮栅侧壁氧化层109，源极111上形成有源极氧化层112，源极氧化层112上形成有擦除栅121，字线区域基底上形成有字线氧化层113，在字线氧化层113上形成有字线122。

在集成电路中，存在多个分离栅存储单元及其他电路元件，多个电路元件之间需要互连，如图2所示的集成电路版图展示了一个分离栅存储单元的俯视结构，沿A-A截取的截面即如图1所示的分离栅存储单元的结构。而对于集成电路中的其他电路元件与分离栅存储单元的互连，是在分离栅存储单元的源带区(source line strap)200实现的，如图2所示，两个控制栅104之间，在擦除栅区域的沿线方向上设置有源带区，源带区包括层间介质层，以及设置于层间介质层中的通孔，在通孔中填充金属，填充金属一端与分离栅存储单元A和B的源极连接，另一端与其他元件连接即可将不同层的电路元件之间的电连接。图2中，为清楚显示在整个源极线(Source Line，SL)上进行离子注入形成的源极111，并没有显示形成于源极111的上方，且除去源带区200所在区域以外的擦除栅121。

作为现有技术制造分离栅快闪存储单元互连的典型方法，如图3a-3g所示，一般包括如下步骤：

如图3a所示，形成存储单元堆栈结构，包括：提供半导体基底100，并在半导体基底100上形成包括浮栅氧化层101、浮栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107以及控制栅侧壁层108，并在浮栅两侧形成浮栅侧壁氧化层109的分离栅存储单元堆栈结构。

源极线与两个控制栅平行，位于两个控制栅之间的半导体基底上，现有技术中首先在两个控制栅之间的整个源极线表面上沉积形成牺牲氧化层301，然后以覆盖存储单元区域中字线区域的图案化光刻胶302为掩模，对源极线区域透过牺牲氧化层301进行离子注入形成源极111。

如图3b所示，进行湿法刻蚀，去除源极111处的牺牲氧化层301，并灰化图案化光刻胶302；

如图3c所示，在源极线上形成源极氧化层112；

参照图3d，沉积多晶硅，并刻蚀去除源带区的多晶硅，以在擦除栅区域形成擦除栅，在字线区域形成字线122，进而形成存储单元结构；

图3d为图2中沿B-B的截面视图。

如图3e所示，在存储单元结构上依次沉积氧化物及氮化物，进行干法刻蚀，以在存储单元两侧形成存储单元侧壁层303；

如图3f所示，对源带区表面的栅极氧化层112进行干法刻蚀，以去除源带区上的栅极氧化层112，并在暴露的半导体基底100表面形成金属硅化物304；

如图3g所示，沉积层间介质层305，以填充源带区；通过仅暴露部分源带区表面的图案化光刻胶进行干法刻蚀形成暴露所述金属硅化物的接触孔306，并在接触孔中填充金属实现电接触。

在实际的工艺流程中，对包括源带区及擦除栅区域的源极线通过离子注入形成源极后，源极区域的半导体基底会由于离子注入而被一定程度上的损坏，因此，在后续进行覆盖源极氧化层时，在源带区生长的源极氧化层的速度会加快，因而，此时源带区上的源带氧化层厚度高于预期厚度，而超过预期后的氧化层会导致后续进行除源带区源极氧化层时预定的刻蚀参数不能够打开足以暴露源带区源极，因此，在现有工艺中，需要在形成存储单元侧壁层之后(对应图3e)，刻蚀去除源带区表面的源极氧化层之前(对应图3f)之前增加一步源带区源极氧化层减薄步骤，通过在存储单元结构表面形成图案化的光刻胶，并以该图案化的光刻胶作为掩膜进行干法刻蚀，以将源带区源极氧化层的厚度减薄至预期厚度或小于预期厚度，保证后续进行除源带区源极氧化层刻蚀时预定的刻蚀参数可以暴露源极区。然而，增加一步减薄源带区源极氧化层的步骤意味着需要增加一步光刻步骤、干法刻蚀步骤，其会导致工艺成本的增加，并且已形成的存储单元擦除栅、控制栅侧壁层由于难以被图案化的光刻胶覆盖，因而会在进行减薄源带区源极氧化层的步骤中受干法刻蚀而破坏，使得整体存储单元控制栅至擦除栅之间的击穿电压下降，降低存储单元的性能。

发明内容

本发明提供了一种分离栅快闪存储单元互连的制作方法，以避免通过离子注入形成源极后，源带区上的源极氧化层生长速率加快导致的源带区氧化层厚度高于预期的问题。

为解决上述问题，本发明提供了一种分离栅快闪存储单元互连的制作方法，包括：

在包括源极线的存储单元堆栈结构表面上形成牺牲氧化层；源极线包括源带区和擦除栅区域；

以覆盖存储单元区域中字线区域、源带区的第一图案化光刻胶为掩模，对擦除栅区域透过牺牲氧化层进行离子注入形成源极后，去除第一图案化光刻胶；

刻蚀去除源极线上的牺牲氧化层；

在源极线上形成源极氧化层；

沉积多晶硅，并去除源带区处的多晶硅，以在擦除栅区形成擦除栅，在字线区形成字线，进而形成包括字线、擦除栅、存储单元堆栈结构的存储单元结构；

在存储单元结构上依次沉积氧化物及氮化物，并进行干法刻蚀，以在存储单元结构两侧形成由所述氧化物和氮化物构成的存储单元结构侧壁；

刻蚀去除源带区表面的源极氧化层，以暴露源带区基底，同时保留擦除栅区域的源极氧化层；

在源带区基底表面生成金属硅化物，并在所述源带区填充绝缘材料形成层间介质层，干法刻蚀所述层间介质层形成底部暴露所述金属硅化物的通孔，并以导电材料填充通孔。

采用本发明提供的分离栅快闪存储单元互连的制作方法，只对擦除栅区域进行离子注入形成源极，并不对源带区进行离子注入，以避免现有技术中，对源带区进行了离子注入而损伤了半导体基底，导致源带区生长的源极氧化层厚度高于预期的问题。

附图说明

图1为现有分离栅快闪存储单元的结构示意图；

图2为现有技术分离栅存储单元的集成电路版图俯视结构示意图；

图3a～3g为现有制作分离栅快闪存储单元互连步骤结构示意图；

图4为本发明一种分离栅快闪存储单元互连的制作方法流程示意图；

图4a～4g为本发明第一实施例的分离栅快闪存储单元互连步骤结构示意图；

图5为本发明分离栅存储单元的集成电路版图俯视结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

图4为本发明一种分离栅快闪存储单元互连的制作方法流程示意图。参考图4a～4g进行详细说明。图4a～4g为本发明第一实施例的分离栅快闪存储单元互连步骤结构示意图。

步骤41，参考图4a，在包括源极线的存储单元堆栈结构表面上形成牺牲氧化层401；源极线包括源带区和擦除栅区域；

存储单元堆栈结构包括：提供半导体基底100，并在半导体基底100上形成包括浮栅氧化层101、浮栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107以及控制栅侧壁层108，并在浮栅两侧形成浮栅侧壁氧化层109的分离栅存储单元堆栈结构。

源极线与两个控制栅平行，位于两个控制栅之间的半导体基底上，可参考图5。

步骤42、以覆盖存储单元区域中字线区域、源带区的第一图案化光刻胶为掩模，对擦除栅区域透过牺牲氧化层进行离子注入形成源极后，去除第一图案化光刻胶；

这里是本发明的关键，本发明只对擦除栅区域透过牺牲氧化层进行离子注入，而不是对整个源极线区域透过牺牲氧化层进行离子注入，离子注入形成源极500的区域可参考图5。

步骤43、参考图4b，刻蚀去除源极线上的牺牲氧化层401；

步骤44、参考图4c，在源极线上形成源极氧化层402；

步骤45、参考图4d，沉积多晶硅，并去除源带区200处的多晶硅，以在擦除栅区形成擦除栅，在字线区形成字线122，进而形成包括字线、擦除栅、存储单元堆栈结构的存储单元结构；

该步骤具体包括：沉积多晶硅，并形成覆盖存储单元堆栈结构、字线区、擦除栅区的第四图案化光刻胶，所述第四图案化光刻胶暴露所述源带区；利用干法刻蚀去除源带区处的多晶硅。

图4d为图5中沿C-C的截面视图。图5为本发明分离栅存储单元的集成电路版图俯视结构示意图。图5中，为与现有技术的图2形成明显对比，清楚显示在擦除栅区域上进行离子注入形成的源极500，并没有显示形成于源极500上方的擦除栅。

从图5与图2的对比可以看出，现有技术在整个源极线上包括源带区都进行了离子注入，而本发明避开了源带区，只在擦除栅区域进行了离子注入。

步骤46、参考图4e，在存储单元结构上依次沉积氧化物及氮化物，并进行干法刻蚀，以在存储单元结构两侧形成由所述氧化物和氮化物构成的存储单元结构侧壁403；

步骤47、参考图4f，刻蚀去除源带区表面的源极氧化层402，以暴露源带区基底，同时保留擦除栅区域的源极氧化层；

步骤48、参考图4g，在源带区基底表面生成金属硅化物404，并在所述源带区填充绝缘材料形成层间介质层405，干法刻蚀所述层间介质层形成底部暴露所述金属硅化物的通孔406，并以导电材料填充通孔。

由此，完成本发明的分离栅快闪存储单元互连方法。在本实施例中，不需要对源带区进行离子注入，只对擦除栅区域进行离子注入形成源极，所以源带区基底没有被离子注入损伤，此处生长的源极氧化层仍然为预期厚度，因此不需要像现有技术那样增加一步减薄源带区源极氧化层的步骤，从而确保存储单元的性能完好。

在实施例一中并没有对源带区进行离子注入，在实际应用中，可以根据场景需要在形成包括字线、擦除栅、存储单元堆栈结构的存储单元结构之后，形成存储单元结构侧壁之前，对源带区进行离子注入，亦或者在形成存储单元结构侧壁之后，刻蚀去除源带区表面的源极氧化层，以暴露源带区基底之前，对源带区进行离子注入。如此，源带区既完成了源带区的离子注入，也不影响源带区处生长源极氧化层的厚度，以避免现有技术中，源带区经过离子注入后生长源极氧化层速率过快导致厚度高于预期的问题。下面分别以实施例二和实施例三进行说明。

实施例二

步骤61，在包括源极线的存储单元堆栈结构表面上形成牺牲氧化层401；源极线包括源带区和擦除栅区域；

存储单元堆栈结构包括：提供半导体基底100，并在半导体基底100上形成包括浮栅氧化层101、浮栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107以及控制栅侧壁层108，并在浮栅两侧形成浮栅侧壁氧化层109的分离栅存储单元堆栈结构。

步骤62、以覆盖存储单元区域中字线区域、源带区的第一图案化光刻胶为掩模，对擦除栅区域透过牺牲氧化层进行离子注入形成源极后，去除第一图案化光刻胶；

这里是本发明的关键，本发明只对擦除栅区域透过牺牲氧化层进行离子注入，而不是对整个源极线区域透过牺牲氧化层进行离子注入。

步骤63、刻蚀去除源极线上的牺牲氧化层401；

步骤64、在源极线上形成源极氧化层402；

步骤65、沉积多晶硅，并去除源带区200处的多晶硅，以在擦除栅区形成擦除栅，在字线区形成字线122，进而形成包括字线、擦除栅、存储单元堆栈结构的存储单元结构；

该步骤具体包括：沉积多晶硅，并形成覆盖存储单元堆栈结构、字线区、擦除栅区的第四图案化光刻胶，所述第四图案化光刻胶暴露所述源带区；利用干法刻蚀去除源带区处的多晶硅。

步骤66、形成覆盖存储单元结构，并暴露所述源带区的第二图案化光刻胶；以所述第二图案化光刻胶作为掩膜对所述源带区进行离子注入；

步骤67、在存储单元结构上依次沉积氧化物及氮化物，并进行干法刻蚀，以在存储单元结构两侧形成由所述氧化物和氮化物构成的存储单元结构侧壁403；

步骤68、刻蚀去除源带区表面的源极氧化层402，以暴露源带区基底，同时保留擦除栅区域的源极氧化层；

步骤69、在源带区基底表面生成金属硅化物404，并在所述源带区填充绝缘材料形成层间介质层405，干法刻蚀所述层间介质层形成底部暴露所述金属硅化物的通孔406，并以导电材料填充通孔。

实施例三

步骤71，在包括源极线的存储单元堆栈结构表面上形成牺牲氧化层401；源极线包括源带区和擦除栅区域；

存储单元堆栈结构包括：提供半导体基底100，并在半导体基底100上形成包括浮栅氧化层101、浮栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107以及控制栅侧壁层108，并在浮栅两侧形成浮栅侧壁氧化层109的分离栅存储单元堆栈结构。

步骤72、以覆盖存储单元区域中字线区域、源带区的第一图案化光刻胶为掩模，对擦除栅区域透过牺牲氧化层进行离子注入形成源极后，去除第一图案化光刻胶；

这里是本发明的关键，本发明只对擦除栅区域透过牺牲氧化层进行离子注入，而不是对整个源极线区域透过牺牲氧化层进行离子注入。

步骤73、刻蚀去除源极线上的牺牲氧化层401；

步骤74、在源极线上形成源极氧化层402；

步骤75、沉积多晶硅，并去除源带区200处的多晶硅，以在擦除栅区形成擦除栅，在字线区形成字线122，进而形成包括字线、擦除栅、存储单元堆栈结构的存储单元结构；

该步骤具体包括：沉积多晶硅，并形成覆盖存储单元堆栈结构、字线区、擦除栅区的第四图案化光刻胶，所述第四图案化光刻胶暴露所述源带区；利用干法刻蚀去除源带区处的多晶硅。

步骤76、在存储单元结构上依次沉积氧化物及氮化物，并进行干法刻蚀，以在存储单元结构两侧形成由所述氧化物和氮化物构成的存储单元结构侧壁403；

步骤77、形成覆盖存储单元结构及存储单元结构侧壁，并暴露所述源带区的第三图案化光刻胶；以所述第三图案化光刻胶作为掩膜对所述源带区进行离子注入；

步骤78、刻蚀去除源带区表面的源极氧化层402，以暴露源带区基底，同时保留擦除栅区域的源极氧化层；

步骤79、在源带区基底表面生成金属硅化物404，并在所述源带区填充绝缘材料形成层间介质层405，干法刻蚀所述层间介质层形成底部暴露所述金属硅化物的通孔406，并以导电材料填充通孔。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (6)

1.一种分离栅快闪存储单元互连的制作方法，包括：

在包括源极线的存储单元堆栈结构表面上形成牺牲氧化层；源极线包括源带区和擦除栅区域；

以覆盖存储单元区域中字线区域、源带区的第一图案化光刻胶为掩模，对擦除栅区域透过牺牲氧化层进行离子注入形成源极后，去除第一图案化光刻胶；

刻蚀去除源极线上的牺牲氧化层；

在源极线上形成源极氧化层；

沉积多晶硅，并去除源带区处的多晶硅，以在擦除栅区形成擦除栅，在字线区形成字线，进而形成包括字线、擦除栅、存储单元堆栈结构的存储单元结构；

在存储单元结构上依次沉积氧化物及氮化物，并进行干法刻蚀，以在存储单元结构两侧形成由所述氧化物和氮化物构成的存储单元结构侧壁；

刻蚀去除源带区表面的源极氧化层，以暴露源带区基底，同时保留擦除栅区域的源极氧化层；

在源带区基底表面生成金属硅化物，并在所述源带区填充绝缘材料形成层间介质层，干法刻蚀所述层间介质层形成底部暴露所述金属硅化物的通孔，并以导电材料填充通孔。

2.根据权利要求1所述的方法，其特征在于，形成包括字线、擦除栅、存储单元堆栈结构的存储单元结构之后，形成存储单元结构侧壁之前，还包括对源带区进行离子注入的步骤。

3.根据权利要求2所述的方法，其特征在于，所述对源带区进行离子注入的步骤包括：形成覆盖存储单元结构，并暴露所述源带区的第二图案化光刻胶；以所述第二图案化光刻胶作为掩膜对所述源带区进行离子注入。

4.根据权利要求1所述的方法，其特征在于，形成存储单元结构侧壁之后，刻蚀去除源带区表面的源极氧化层，以暴露源带区基底之前，还包括对源带区进行离子注入的步骤。

5.根据权利要求4所述的方法，其特征在于，对源带区进行离子注入的步骤包括：形成覆盖存储单元结构及存储单元结构侧壁，并暴露所述源带区的第三图案化光刻胶；以所述第三图案化光刻胶作为掩膜对所述源带区进行离子注入。

6.根据权利要求1至5任一项所述的方法，其特征在于，沉积多晶硅，并去除源带区处的多晶硅，以在擦除栅区形成擦除栅，在字线区形成字线，进而形成包括字线、擦除栅、存储单元堆栈结构的存储单元结构包括：

沉积多晶硅，并形成覆盖存储单元堆栈结构、字线区、擦除栅区的第四图案化光刻胶，所述第四图案化光刻胶暴露所述源带区；

利用干法刻蚀去除源带区处的多晶硅。