TWI573228B - 交叉點二極體陣列及其製造方法 - Google Patents

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TWI573228B
TWI573228B TW103124154A TW103124154A TWI573228B TW I573228 B TWI573228 B TW I573228B TW 103124154 A TW103124154 A TW 103124154A TW 103124154 A TW103124154 A TW 103124154A TW I573228 B TWI573228 B TW I573228B
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Description

交叉點二極體陣列及其製造方法
本技術係關於交叉點二極體陣列及記憶體裝置或其它類型之電子裝置中使用之其他類型之結構以及用於製造此等結構之方法。
微電子工業處於以持續降低之成本生產小封裝大小之高效能裝置之巨大壓力之下。智慧電話、可攜式電腦、數字相機、可攜式音樂及媒體播放器以及諸多其他電子產品需要具有較多容量之較快速記憶體裝置。如此，記憶體裝置製造商尤其尋求用於製作高效能裝置之可靠低成本製程。
記憶體裝置可具有大記憶體單元陣列，且減小個別記憶體單元之大小提供該等記憶體裝置之位元密度之一伴隨增加。交叉點記憶體單元位於字線與位元線之間的垂直重疊區域中。交叉點記憶體單元包含在曝露於一字線與一對應位元線之間的一電流時經歷一穩定且可偵測之改變之結構。由於交叉點記憶體單元係位於位元線與字線之間的重疊區域中，因此此等記憶體單元在理論上可形成為極小尺寸。
製造交叉點記憶體單元之一個擔憂問題係可難以使用微影製程來形成該等結構之最小特徵。舉例而言，難以圖案化晶圓以形成一交叉點記憶體單元之汲極結構，此乃因此等特徵係如此小以致無法使用現有微影製程可靠地形成該等特徵。亦難以光圖案化完全環繞高密度 交叉點記憶體陣列中之個別柱之閘極結構。此外，使用微影製程來形成非常小之特徵係非常昂貴的，此乃因此等製程需要昂貴設備及材料。交叉點記憶體陣列之額外擔憂問題包含反向洩漏電流、串聯電阻及對電流-電壓均勻性之準確控制，此對於多位階單元組態係重要的。因此，期望開發用於形成高度整合之電路且特定而言形成交叉點記憶體單元之經改良方法，及開發此等特徵之經改進電路。
200‧‧‧基板
210‧‧‧塊體半導體材料
220‧‧‧淺渠溝隔離(STI)結構
224‧‧‧周邊渠溝
226‧‧‧電介質襯裏
228‧‧‧氧化物
230‧‧‧犧牲結構
232‧‧‧第一犧牲材料
234‧‧‧第二犧牲材料
236‧‧‧電介質層
222‧‧‧陣列渠溝
240‧‧‧行渠溝
250‧‧‧柱
252‧‧‧半導體立柱
254‧‧‧帽結構
256a‧‧‧近端部分
256b‧‧‧中間區段
256c‧‧‧末稍端部分
260‧‧‧源極區域
257‧‧‧第一電介質襯裏
258‧‧‧第二電介質襯裏
262‧‧‧矽化物
248‧‧‧氧化物
265‧‧‧閘極電介質
270‧‧‧閘極材料
272‧‧‧閘極線
274‧‧‧電介質間隔件
278‧‧‧氧化物
280‧‧‧自對準開口
282‧‧‧汲極區域
284‧‧‧接觸柱塞
302‧‧‧中間結構
308‧‧‧氧化物
310‧‧‧自對準開口
311‧‧‧電介質間隔件
314‧‧‧電介質間隔件
圖1係根據本技術用於形成一記憶體單元陣列之一方法之一實施例之流程圖。
圖2A係根據本技術用於形成一記憶體單元陣列之一方法之一階段處之一基板之一實施例之一剖面圖且圖2B係其一俯視平面圖。
圖3A係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖且圖3B係其一俯視平面圖。
圖4A係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖且圖4B係其一俯視平面圖。
圖5A係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖且圖5B係其一俯視平面圖。
圖6A係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖且圖6B係其一俯視平面圖。
圖7A係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖且圖7B係其一俯視平面圖。
圖8A係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖且圖8B係其一俯視平面圖。
圖9A及圖9B係根據本技術用於形成一記憶體單元陣列之一方法 之另一階段處之一基板之一實施例之一剖面圖且圖9C係其一俯視平面圖。
圖10係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖11係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖12係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖13係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖14係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖15係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖16係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖17係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖18係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖19係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖20係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖21係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖22係根據本技術用於形成一記憶體單元陣列之一方法之另一階段處之一基板之一實施例之一剖面圖。
圖23係根據本技術用於形成垂直記憶體單元之一方法之另一實施例之一流程圖。
下文參考記憶體單元陣列及用於製造記憶體單元陣列之方法闡述新技術之數個實施例之具體細節。舉例而言，諸多實施例係針對在相變記憶體或其他類型之記憶體中使用之交叉點記憶體陣列。可在半導體晶圓上及/或中製造記憶體單元及其他半導體組件，該等半導體晶圓可包含其上及/或其中可製作微電子裝置、微機械裝置、資料儲存元件、光學器件、讀取/寫入組件及其他特徵之半導體基板。舉例而言，可在半導體晶圓上構造SRAM、DRAM(例如，DDR/SDRAM)、快閃記憶體(例如，NAND快閃記憶體)、相變記憶體(PCRAM)、處理器、成像器、發光二極體(LED)及其他類型之裝置。雖然下文相對於具有積體電路之半導體裝置闡述實施例中之諸多實施例，但製造於其他類型之基板上之其他類型之裝置可在新技術之範圍內。此外，新技術之數個其他實施例可具有不同於此部分中所闡述之彼等組態、組件或程序之組態、組件或程序。因此，熟習此項技術者將相應地理解，新技術可具有帶有額外元件之其他實施例，或者新技術可具有不具有下文參考圖1至圖24所展示及所闡述之特徵中之數者之其他實施例。
圖1係根據本技術用於形成一記憶體單元陣列之一方法100之一實施例之一流程圖。該方法可包含以一列及行陣列形成複數個柱(方塊110)。該等柱由一塊體半導體材料之一基板形成，且個別柱具有一犧牲帽結構。舉例而言，個別柱可具有由該塊體半導體材料形成之一半導體立柱且該犧牲帽結構可位於該等半導體立柱中之每一者上。該方法進一步包含在該等柱之行之間形成源極區域(方塊120)並形成導 電閘極線(方塊130)。個別閘極線沿一柱行延伸且與對應源極區域間隔開。每一閘極線沿一對應柱行完全環繞半導體立柱之一部分。方法100之此實施例進一步包含選擇性地移除該犧牲帽結構且藉此形成曝露對應半導體立柱之一頂部部分之自對準開口(方塊140)，並在該等自對準開口中形成電連接至對應半導體立柱之個別汲極觸點(方塊150)。
圖2A及圖2B分別係方法100之一階段處之一基板200(例如，一晶圓)之一實施例之剖面圖及俯視平面圖。在此階段處，基板200具有一塊體半導體材料210(圖2A)、複數個淺渠溝隔離(STI)結構220及一犧牲結構230(圖2A)。STI結構220可具有陣列渠溝222、周邊渠溝224、給陣列及周邊渠溝222及224加襯之一電介質襯裏226以及填充該陣列及周邊渠溝之氧化物228。陣列渠溝222界定形成個別記憶體單元或記憶體單位之柱列之間的間隔。
犧牲結構230可包含一第一犧牲材料232及一選用之第二犧牲材料234。可使用一適合溶劑或其他材料相對於第二犧牲材料234選擇性移除第一犧牲材料232，且第一犧牲材料232及第二犧牲材料234亦可提供用於機械移除製程之單獨終止特徵。舉例而言，第一犧牲材料232可係一聚合材料且第二犧牲材料234可係氮化物。犧牲結構230可藉由一電介質層236與塊體半導體材料210分離。在一個具體實施例中，電介質層236可係具有約50埃之一厚度之氧化矽層，第一犧牲材料232可係具有大約800埃之一厚度之一聚合材料，且第二犧牲材料234可係具有約400埃之一厚度之氮化物。
圖3A及圖3B分別係方法100之一後續階段處之基板200之一實施例之剖面圖及俯視平面圖，其中形成有行渠溝240。行渠溝240可相對於陣列渠溝222中之氧化物228係垂直的或成一斜角。可藉由使用微影或此項技術中習知之其他技術在犧牲結構230之頂部上光圖案化一光 阻劑或其他材料(圖中未展示)來形成行渠溝240。陣列渠溝222可具有一第一寬度W1(圖3B)，且行渠溝240具有大於陣列渠溝222之第一寬度W1之一第二寬度W2。藉由蝕刻穿過犧牲結構230且向半導體材料210中蝕刻至一所期望渠溝深度來形成行渠溝240。蝕刻製程可係一乾式蝕刻或此項技術中習知之其他方法。在一個實施例中，行渠溝240之目標渠溝深度約等於STI結構220之陣列渠溝222及周邊渠溝224之深度。
基板200具有一柱250陣列，該等柱提供用於形成個別記憶體單元之垂直通道。陣列渠溝222中之氧化物228支撐柱250。參考圖3A，個別柱250可包含塊體半導體材料210之一半導體立柱252以及由第一犧牲材料232及第二犧牲材料234之剩餘部分形成之一犧牲帽254。個別半導體立柱252可各自包含相對於行渠溝240之底部處之塊體半導體材料210之基底之一近端部分256a、一中間區段256b及一末稍端部分256c。
柱250陣列可配置成複數個列(R1、R2等)及複數個行(C1、C2、C3、C4等)。柱250列彼此間隔開陣列渠溝222之第一寬度W1，且柱250行彼此間隔開行渠溝240之第二寬度W2。如下文中更詳細地闡述，基於一導電閘極材料之厚度選擇第一寬度W1及第二寬度W2以使得所得導電閘極線完全環繞柱250中之每一者之一部分。舉例而言，第一寬度W1可小於該導電閘極材料之厚度之200%，且行渠溝240之第二寬度W2可大於該導電閘極材料之厚度之200%。在更具體實施例中，第二寬度W2可比該導電閘極材料之厚度大約300%。
圖4A至6B圖解說明方法100之後續階段處之基板200之實施例。圖4A及圖4B分別係在沿柱250之側壁形成一第一電介質襯裏257及一第二電介質襯裏258之後的剖面圖及俯視平面圖。可藉由經由氧化生長氧化物來形成第一電介質襯裏257，且藉由生長或以其他方式沈積 一薄阻擋間隔件材料來形成第二電介質襯裏258。舉例而言，第一電介質襯裏257可係具有約20埃之一厚度之氧化物，且第二電介質襯裏258可係具有約50至100埃之一厚度之一沈積TEOS。然後，第一電介質襯裏257及第二電介質襯裏258經間隔件蝕刻以移除柱250之頂部上及行渠溝240之底部中的襯裏之部分。該方法可進一步包含一活化程序以使半導體材料重結晶。
在對第一襯裏257及第二襯裏258進行間隔件蝕刻之後，藉由在行渠溝240之底部處將所期望之植入物質植入至塊體半導體材料210中來形成源極區域260。舉例而言，源極區域260可係一N型物質。圖5A及圖5B分別係一後續階段處之基板200之剖面圖及俯視平面圖，其中藉由將所植入材料曝露於選擇性地形成一金屬矽化物之一源(例如Ni、Co或Ti)而在源極區域260處形成矽化物262。在矽化物製程期間，藉由第二電介質襯裏258及帽結構254之第二犧牲材料234來保護柱250之側壁。可藉助一濕式蝕刻或其他技術自矽化物262移除未反應之金屬，且可形成一薄氮化物襯裏來頂蓋矽化物262。
圖6A及圖6B分別係一稍後階段處之基板200之一實施例之剖面圖及俯視平面圖，其中用氧化物248填充行渠溝240且然後使用一化學機械平坦化製程或在犧牲帽254之第二犧牲材料234上終止之其他製程對其進行平坦化。填充行渠溝240之氧化物248可與填充STI結構220之陣列渠溝222之氧化物228相同。沈積於矽化物262上之薄氮化物帽保護矽化物262免受後續閘極氧化之影響。
圖7A至8B圖解說明方法100之額外階段之實施例。圖7A及圖7B分別係在移除第二犧牲材料234以及氧化物228及248之一部分之後的基板200之剖面圖及俯視平面圖。可相對於氧化物228及248在一單獨製程中選擇性地移除第二犧牲材料234，或者可在同一製程中移除第二犧牲材料234與氧化物228及248。因此，氧化物228及248相對於半 導體立柱252之末稍端部分256c而凹入。在一個實施例中，氧化物228及248之剩餘部分之厚度係約700埃。
圖8A及圖8B分別係圖解說明在另一階段處之基板200之剖面圖及俯視平面圖，其中自氧化物228及248移除更多材料且清洗柱250之側壁。氧化物228及248之剩餘部分在源極區域260與半導體立柱252之中間區段256b之間提供一電介質間隔件，其中將形成金屬閘極。在一個實施例中，氧化物228及248之剩餘部分之厚度係約200埃。半導體立柱252之經曝露側壁提供用於形成一閘極電介質265之一潔淨半導體表面。閘極電介質265可由習用SiO2、氮化物硬化之SiO2或其他適合材料形成。在立柱252之中間區段256b處的閘極電介質265之部分界定記憶體單元之閘極電介質。
圖9A至9C圖解說明方法100之一金屬化階段處之基板200之實施例。圖9A及圖9B係沿圖9C之線9A-9A及9B-9B截取之剖面圖。該方法進一步包含在柱250上方及向陣列渠溝222(圖9B)及行渠溝240(圖9A)之凹入部分中沈積一導電閘極材料270。閘極材料270具有一厚度T(圖9A)以使得陣列渠溝222之較小第一寬度W1致使閘極材料270壓緊在柱250列之間的氧化物228之部分上方之相交點271(圖9C)處。然而，閘極材料270之厚度T並非如此厚以致其橫跨行渠溝240之較大第二寬度W2。閘極材料270可係氮化鉭或其他適合材料。
圖10係圖解說明方法100之一階段處之基板200之實施例之一剖面圖，其中由閘極材料270形成閘極線272。藉由對閘極材料270(圖9A至9C)進行間隔件蝕刻直至閘極材料270之剩餘部分係在半導體立柱252之中間區段256b(圖5A)處或附近為止來形成閘極線272。該間隔件蝕刻可選擇性地終止於行通道240之底部處之氧化物248上。然而，由於閘極材料270曾完全填充柱250之間的陣列渠溝222，因此閘極材料270之一部分保持於柱250之間的陣列渠溝222之底部中。因此，每一 金屬閘極線272沿一柱250行完全環繞立柱252之對應中間區段256b。在形成閘極線272之後，一選用之步驟包含使用一角度植入將一n型植入物或其他物質植入至半導體立柱之末稍端部分256c中(例如，一n型輕摻雜汲極)。
圖11係方法100之另一階段處之基板200之實施例之一剖面圖。在此階段處，沿柱250之側壁在閘極線272上面形成電介質間隔件274。可藉由在基板上方沈積一電介質材料並對該電介質材料進行間隔件蝕刻以將其自水平或其他非垂直表面移除來形成電介質間隔件274。舉例而言，電介質間隔件274可係可相對於閘極電介質265及行通道240之底部中之氧化物248選擇性蝕刻之氮化物。
圖12係一後續階段處之基板200之實施例之一剖面圖，該後續階段包含將氧化物278沈積至陣列渠溝222及行渠溝240之開口部分中。可平坦化氧化物278以移除(a)氧化物278之一超載部分及(b)第一犧牲材料232之剩餘部分之頂部上的閘極電介質265之部分。因此，平坦化程序不藉助任何額外微影程序便曝露第一犧牲電介質層232之剩餘部分。如此，個別半導體立柱252上方的第一犧牲材料232之經曝露部分係「自對準的」，乃因不需要一單獨微影製程來形成對應於第一犧牲材料232之經曝露部分之一圖案。
圖13係圖解說明後續階段之實施例之一剖面圖，其中相對於氧化物278選擇性地蝕刻第一犧牲材料232之經曝露部分以在對應半導體立柱252之末稍端部分256c正上方形成自對準開口280。第一犧牲材料232由可相對於氧化物278及電介質間隔件274選擇性移除之一材料形成以使得自對準開口280可形成於半導體立柱252之末稍端部分256c正上方而不必使一遮罩之開口與立柱252對準(例如，在晶圓上經光圖案化以具有與立柱對準之開口之一遮罩)。可將一n型或其他物質植入至半導體立柱252之末稍端部分256c中以形成汲極區域282。因此，替代 較早在該方法中使用上文相對於圖10中所闡述之一有角植入製程形成汲極區域282或除此之外，亦可在製程之此階段處透過開口280直接植入植入物質來形成汲極區域282。
圖14係圖解說明方法100之一額外階段之實施例之一剖面圖，其中在開口280(圖13)中形成複數個汲極接觸柱塞284。可藉由將一金屬或其他適合導電材料沈積至開口280(圖13)中且然後使用一化學機械平坦化或其他製程自氧化物278之頂部移除該金屬之一超載部分來形成汲極接觸柱塞284。舉例而言，汲極接觸柱塞284可係鎢或其他適合金屬。因此，汲極接觸柱塞284係與半導體立柱252對準之無遮罩自對準特徵。此時，每一柱250之結構界定一記憶體單元，且記憶體單元陣列準備好單元整合至一PCRAM或其他類型之記憶體裝置中。
可使用方法100及所得基板200之數個實施例形成非常小之交叉點記憶體單元。一交叉點單元陣列之最小特徵中之某些特徵係閘極線及接觸柱塞，且當前微影製程可不能夠以最小大小有效地形成此等特徵。然而，上文展示並闡述之方法100之具體實施例使得能夠在不必使用微影形成閘極線或接觸柱塞之一圖案之情形下形成閘極線及接觸柱塞。此不僅消除可能由以微影方式圖案化非常小之特徵誘發之製程誤差，且亦減少昂貴微影設備之使用。因此，方法100及基板200之數個實施例提供一種用於製作交叉點記憶體單元之具成本效益之製程。
方法100及基板200之數個實施例亦提供一種可解決交叉點記憶體單元之其他擔憂問題之結構。舉例而言，由於閘極線272沿一柱250行環繞半導體立柱252之中間區段256b，因此預期會減輕反向洩漏電流、沿一柱250行之串聯電阻及電流-電壓控制之問題。
圖15至22圖解說明方法100之另一實施例之各階段。圖15係圖解說明緊接在上文相對於圖2A至9C所闡述之階段之後的一階段之一剖面圖。更具體而言，圖15圖解說明製程100之另一實施例之一階段， 其中已對閘極材料270進行間隔件蝕刻以選擇性地終止於閘極電介質265及氧化物248上。圖15中所圖解說明之製程與圖10中所圖解說明之製程之不同在於圖15中所展示之閘極材料270未被蝕刻至與其在圖10中相同之程度。因此，圖15中所圖解說明之階段形成用於形成環繞個別柱250之閘極線之一中間結構302。在數個實施例中，閘極線272完全環繞個別柱250。
圖16係圖解說明一稍後階段處之實施例之一剖面圖，其中將氧化物308沈積至行渠溝240之開口部分中。在此階段處，使用一化學機械平坦化程序或終止於第一犧牲材料232上之其他製程移除氧化物308之一經超載部分。因此，該移除程序與個別柱250對準地自第一犧牲材料232之剩餘部分之頂部表面移除閘極電介質265之部分。
圖17係圖解說明後續階段之一剖面圖，其中自柱250上方之區域移除第一犧牲材料232之剩餘部分以形成與對應柱250對準之自對準開口310。可選擇性地移除第一犧牲材料232以使得閘極電介質265之剩餘部分保持完好無損。圖18係展示一後續階段之一剖面圖，其中移除閘極電介質265之剩餘部分以曝露半導體立柱252之末稍端部分256c。此時，可將一所期望之植入物質植入至半導體立柱252之末稍端部分256中以形成汲極區域282。
圖19係圖解說明一後續階段之一剖面圖，該後續階段包含移除中間結構302之一部分以在對應半導體立柱252之中間區段256b處形成個別閘極線272。閘極線272經形成以使得其等與汲極區域282及源極區域260兩者間隔開。閘極線272亦沿一對應柱250行環繞半導體立柱252之中間區段256b，如上文相對於圖10所闡述。
圖20至圖22係圖解說明方法之此實施例之額外階段之剖面圖。圖20圖解說明其中在基板200中沈積或以其他方式形成一電介質間隔件311之一階段。電介質間隔件311可係氮化物，且電介質間隔件311 之厚度可經選擇以填充其中閘極金屬曾凹入以形成閘極線272之間隙。圖21圖解說明對電介質間隔件311進行間隔件蝕刻以曝露汲極區域282。更具體而言，可對電介質間隔件311進行間隔件蝕刻以在閘極線272上面且沿氧化物308之側壁形成電介質間隔件314。因此曝露汲極區域282。圖22圖解說明一後續階段處之基板200，其中在接觸汲極區域282上方之開口中形成接觸柱塞284。
圖23係根據本技術之另一實施例用於形成一垂直記憶體單元陣列之一方法400之一流程圖。在一個實施例中，方法400包含形成複數個柱(方塊410)，其中每一柱具有一半導體立柱及一犧牲帽。該等柱配置成間隔開一列間隔之若干列及間隔開大於該列間隔之一行間隔之若干行。方法400可進一步包含在該等半導體立柱之一近端區域處形成源極區域(方塊420)並形成在一對應柱行中完全環繞該等半導體立柱之一中間區段之導電閘極線(方塊430)。在形成該等閘極線之後，可在不形成對應於該等犧牲帽之一圖案之一光圖案之情形下選擇性地移除該等犧牲帽且藉此在該等半導體立柱中之每一者之一末稍端部分上方形成自對準開口(方塊440)。方法400亦可包含在該等自對準開口中形成電連接至對應半導體立柱之汲極觸點(方塊450)。
自前述內容將瞭解，在本文中已出於圖解說明目的闡述了本發明之具體實施例，但尚未詳細展示或闡述眾所習知之結構及功能以避免不必要地使對本發明之實施例之說明模糊。在上下文准許之情形下，單數或複數術語亦可分別包含複數或單數術語。此外，除非字「或」在參考一具有兩個或更多個項目之列表時明確地被限定於僅意指一排斥其他項目之單個項目，否則在此列表中使用「或」將被理解為包含(a)該列表中之任一單個項目，(b)該列表中之所有項目或(c)該列表中項目之任一組合。另外，術語「包括」在通篇中用於意指包含至少所述之特徵使得不排除任何大數目之相同特徵及/或額外類型之 特徵。因此，本發明不受除隨附申請專利範圍以外之限定。
200‧‧‧基板
210‧‧‧塊體半導體材料
220‧‧‧淺渠溝隔離(STI)結構
224‧‧‧周邊渠溝
226‧‧‧電介質襯裏
228‧‧‧氧化物
232‧‧‧第一犧牲材料
240‧‧‧行渠溝
248‧‧‧氧化物
250‧‧‧柱
252‧‧‧半導體立柱
258‧‧‧第二電介質襯裏
260‧‧‧源極區域
262‧‧‧矽化物
265‧‧‧閘極電介質
272‧‧‧閘極線
282‧‧‧汲極區域
284‧‧‧接觸柱塞
308‧‧‧氧化物
310‧‧‧自對準開口
314‧‧‧電介質間隔件

Claims (32)

  1. 一種記憶體裝置，其包含：複數個柱，其配置成多個列及多個行之一陣列，其中個別柱具有一半導體立柱，該半導體立柱具有一近端區域、一末稍端區域及位於該近端區域與該末稍端區域之間的一中間區段；源極區域，其在接近該等半導體立柱之該等近端區域的該等柱之間；複數個閘極線，其由具有一厚度之一金屬而形成，其中個別閘極線沿該等柱之一對應行環繞該等半導體立柱之該等中間區段，其中藉由小於該金屬之該厚度之兩倍之一列間隔間隔開該等柱之該等列，及其中藉由大於該金屬之該厚度之兩倍之一行間隔間隔開該等柱之該等行，使得該等閘極線橫跨該列間隔但不橫跨該行間隔；多個自對準開口，其位於多個對應半導體立柱之該等末稍端區域上方；多個汲極，其植入於該等半導體立柱之該等末稍端區域中；及多個汲極觸點，其在該等自對準開口中且電連接至在該等半導體立柱之該等末稍端區域處之多個對應汲極。
  2. 如請求項1之記憶體裝置，其進一步包含一犧牲帽結構，其包括一第一犧牲材料及一第二犧牲材料，其中該第一犧牲材料及該第二犧牲材料可相對於彼此選擇性移除。
  3. 如請求項1之記憶體裝置，其中該等柱係由一塊體半導體材料之一基板形成。
  4. 如請求項3之記憶體裝置，其進一步包括形成於該基板中之一淺 渠溝隔離結構，其中該淺渠溝隔離結構包括複數個陣列渠溝及橫切於該等陣列渠溝之一或多個周邊渠溝。
  5. 如請求項4之記憶體裝置，其中一電介質材料加襯該等陣列渠溝及該等周邊渠溝，且其中一氧化物填充該等陣列渠溝及該等周邊渠溝。
  6. 如請求項4之記憶體裝置，其中該等陣列渠溝界定在該等柱之該等列之間之該列間隔。
  7. 如請求項4之記憶體裝置，其中該等陣列渠溝具有一第一寬度及該等周邊渠溝具有大於該第一寬度之一第二寬度。
  8. 如請求項4之記憶體裝置，其中該等閘極線包含沈積至該等陣列渠溝及該等周邊渠溝中之金屬，其中該金屬完全地環繞該等立柱之每一者之至少一中間區段，及其中沈積至該等行渠溝中之該金屬沒有跨越該等周邊渠溝之整個寬度。
  9. 一種記憶體裝置，其包含：一半導體基板；一淺溝溝隔離結構，其形成於該半導體基板中，其中該淺溝溝隔離結構包括複數個陣列渠溝及橫切於該等陣列溝渠之一或多個周邊渠溝；複數個柱，其在該半導體基板中配置成多個列及多個行之一陣列，其中每一個別柱包含一半導體立柱，該半導體立柱具有一近端區域、一末稍端區域及位於該近端區域與該末稍端區域之間的一中間區段，其中該等陣列渠溝界定在該等柱之該等列之間之一列間隔，及其中藉由大於該列間隔之一行間隔間隔開該等柱之該等行；複數個源極區域，其形成在接近該等半導體立柱之該等近端區域的該等柱之間； 複數個閘極線，其由具有一厚度之一金屬而形成，其中個別閘極線沿該等柱之一對應行環繞該等半導體立柱之該等中間區段，其中該列間隔小於該金屬之該厚度之兩倍，其中該行間隔大於該金屬之該厚度之兩倍及其中該等閘極線橫跨該列間隔但不橫跨該行間隔。
  10. 如請求項9之記憶體裝置，其進一步包含：複數個自對準開口，其中個別自對準開口係形成於一對應半導體立柱之該等末稍端區域上方；及複數個汲極觸點，其中個別汲極觸點係位於一對應自對準開口中，且其中個別汲極觸點係電連接至植入於該對應半導體立柱之該末稍端區域中之一對應汲極。
  11. 如請求項9之記憶體裝置，其進一步包含一犧牲帽結構，其包括一第一犧牲材料及一第二犧牲材料，其中該第一犧牲材料及該第二犧牲材料可相對於彼此選擇性移除。
  12. 如請求項9之記憶體裝置，其中一電介質材料加襯該等陣列渠溝及該等周邊渠溝，且其中一氧化物填充該等陣列渠溝及該等周邊渠溝。
  13. 一種形成一記憶體單元陣列之方法，其包括：形成複數個柱，其中個別柱具有由一半導體材料形成之一半導體立柱及在該半導體立柱上之一犧牲帽；在該等柱之行之間形成多個源極區域；形成複數個閘極線，其中個別閘極線沿柱之一對應行延伸並與對應源極區域間隔開，且其中每一閘極線沿柱之該對應行環繞該等半導體立柱之一部分；藉由選擇性地移除該等犧牲帽多個開口以形成曝露對應半導體立柱之一頂部部分之多個自對準開口，而無須形成具有對應 於該等自對準開口之一圖案之多個開口之一圖案的一遮罩；及在該等自對準開口中形成電連接至對應多個半導體立柱之多個個別汲極觸點。
  14. 如請求項13之方法，其中：形成該等柱包括製作具有多個陣列渠溝及在該等陣列渠溝中之一氧化物之一淺渠溝隔離結構，形成一行渠溝遮罩，及蝕刻在與該等柱之該等行間隔開之該半導體材料中之行渠溝；形成該等源極區域包括植入一N型植入物至在該等行渠溝之一底部處之該半導體材料中；及形成該等閘極線包括以一氧化物填充該等行渠溝，蝕刻在該等陣列渠溝及該等行渠溝中之該氧化物至與該等源極區域間隔開之一深度，沈積一金屬至該等陣列渠溝及該等行渠溝中，使得該金屬填充該等陣列渠溝但沒有填充該等行渠溝，及間隔件蝕刻該金屬至與該等犧牲帽間隔開之一位準。
  15. 如請求項13之方法，其中形成該等柱包括製作具有多個陣列渠溝及在該等陣列渠溝中之一氧化物之一淺渠溝隔離結構，且蝕刻在橫切於該等陣列渠溝之該半導體材料中之多個行渠溝。
  16. 如請求項15之方法，其中該等陣列渠溝具有一第一寬度且該等行渠溝具有大於該第一寬度之一第二寬度。
  17. 如請求項13之方法，其中在多個個別行中之該等柱係由多個間隙間隔開，且其中該等柱之該等行係由大於該等間隙之多個間隔而間隔開。
  18. 如請求項13之方法，其中該等犧牲帽包括一第一犧牲材料及一第二犧牲材料，其中該第一犧牲材料及該第二犧牲材料相對於彼此而選擇性可移除。
  19. 如請求項13之方法，其中該等柱藉由在該等柱與該等行間隔之 間的多個陣列渠溝而彼此間隔開。
  20. 如請求項19之方法，其中形成該等閘極線包括沈積一金屬至該等陣列渠溝及該等行渠溝中，使得該金屬完全地環繞該等立柱之每一者之至少一中間區段。
  21. 如請求項20之方法，其進一步包括間隔件蝕刻該金屬，在該等金屬閘極結構與該等柱上方形成一電介質間隔件材料，間隔件蝕刻該電介質間隔件材料，及以一氧化物填充該等行渠溝，移除該氧化物之一部分以暴露該等犧牲帽之多個部分，其中選擇性地移除該等犧牲帽包括相對於該氧化物選擇性地蝕刻該等犧牲帽。
  22. 如請求項21之方法，其中藉由化學機械平坦化移除該氧化物。
  23. 如請求項21之方法，其進一步包括在形成該等汲極觸點之前，植入一汲極至每一半導體立柱之一頂部部分中。
  24. 如請求項13之方法，其進一步包括透過該等自對準開口直接地植入一汲極至每一半導體立柱之一末梢端部分中。
  25. 一種形成一垂直記憶體單元陣列之方法，其包括：形成複數個柱，其中每一柱具有一半導體立柱及一犧牲帽，其中該等柱配置成由一列間隔間隔開之多個列及由大於該列間隔之一行間隔間隔開之多個行；在該等半導體立柱之一近端區域處形成多個源極區域；形成複數個閘極線，其環繞該等半導體立柱之一中間區段；選擇性地移除該等犧牲帽而無須形成對應於該等犧牲帽之一圖案的一遮罩，及藉此在該等半導體立柱之每一者之一末梢端部分上方形成多個自對準開口；及在該等自對準開口中形成電連接至對應多個半導體立柱之多個汲極觸點。
  26. 如請求項25之方法，其中形成該等柱包括製作具有多個陣列渠溝及在該等陣列渠溝中之一氧化物之一淺渠溝隔離結構，及蝕刻在橫切於該等陣列渠溝之該半導體材料中之多個行渠溝。
  27. 如請求項26之方法，其中形成該等閘極線包括沈積具有一厚度之一金屬至該等陣列渠溝及該等行渠溝中，使得該金屬填充該等陣列渠溝但沒有填充該等行渠溝，及間隔件蝕刻該金屬至與該等犧牲帽間隔開之一位準。
  28. 如請求項27之方法，其中該等陣列渠溝具有小於該金屬之該厚度之兩倍之一第一寬度且該等行渠溝具有大於該第一寬度之一第二寬度。
  29. 如請求項25之方法，其中選擇性地移除該等犧牲帽包括平坦化一第一犧牲材料且接著蝕刻一第二犧牲材料。
  30. 如請求項25之方法，其中該等犧牲帽包括一第一犧牲材料及一第二犧牲材料，其中該第一犧牲材料及該第二犧牲材料相對於彼此而選擇性可移除。
  31. 如請求項27之方法，其進一步包括間隔件蝕刻該金屬，在該等金屬閘極結構與該等柱上方形成一電介質間隔件材料，間隔件蝕刻該電介質間隔件材料，以一氧化物填充該等行渠溝，移除該氧化物之一部分以暴露該等犧牲帽之多個部分，及其中選擇性地移除該等犧牲帽包括相對於該氧化物選擇性地蝕刻該等犧牲帽。
  32. 如請求項25之方法，其進一步包括在形成該等汲極觸點之前，植入一汲極至每一半導體立柱之一頂部部分中。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8148222B2 (en) 2009-12-10 2012-04-03 Micron Technology, Inc. Cross-point diode arrays and methods of manufacturing cross-point diode arrays
US8686492B2 (en) * 2010-03-11 2014-04-01 Spansion Llc Non-volatile FINFET memory device and manufacturing method thereof
KR102008317B1 (ko) * 2012-03-07 2019-08-07 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
US9627611B2 (en) 2012-11-21 2017-04-18 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
KR20150020847A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 3차원 반도체 장치, 이를 구비하는 저항 변화 메모리 장치, 및 그 제조방법
US9082966B2 (en) * 2013-09-26 2015-07-14 Micron Technology, Inc. Methods of forming semiconductor devices and structures with improved planarization, uniformity
US10361270B2 (en) * 2013-11-20 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire MOSFET with different silicides on source and drain
US9673054B2 (en) * 2014-08-18 2017-06-06 Micron Technology, Inc. Array of gated devices and methods of forming an array of gated devices
US9780208B1 (en) * 2016-07-18 2017-10-03 Globalfoundries Inc. Method and structure of forming self-aligned RMG gate for VFET
WO2018089351A1 (en) * 2016-11-08 2018-05-17 Applied Materials, Inc. Geometric control of bottom-up pillars for patterning applications
CN111052395A (zh) 2017-08-31 2020-04-21 美光科技公司 半导体装置、晶体管以及用于接触金属氧化物半导体装置的相关方法
WO2019046629A1 (en) 2017-08-31 2019-03-07 Micron Technology, Inc. SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS, AND ASSOCIATED METHODS
US10658243B2 (en) 2018-06-07 2020-05-19 Globalfoundries Inc. Method for forming replacement metal gate and related structures
US10707215B2 (en) 2018-08-22 2020-07-07 Micron Technology, Inc. Methods of forming semiconductor devices, and related semiconductor devices, memory devices, and electronic systems
US10943819B2 (en) * 2018-12-20 2021-03-09 Nanya Technology Corporation Semiconductor structure having a plurality of capped protrusions
CN109727983B (zh) * 2018-12-29 2020-10-09 上海华力微电子有限公司 Nor闪存及其制造方法
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US11652151B2 (en) * 2021-07-28 2023-05-16 Nanya Technology Corporation Semiconductor device structure with fine conductive contact and method for preparing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060097304A1 (en) * 2004-11-08 2006-05-11 Jae-Man Yoon Semiconductor memory devices including a vertical channel transistor and methods of manufacturing the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4515455A (en) * 1983-04-04 1985-05-07 Northmore James E Camera movement synchronizing apparatus
US5629546A (en) * 1995-06-21 1997-05-13 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
EP2988331B1 (en) * 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
US6825058B2 (en) * 2001-06-28 2004-11-30 Sharp Laboratories Of America, Inc. Methods of fabricating trench isolated cross-point memory array
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US6724029B2 (en) * 2002-02-21 2004-04-20 International Business Machines Corporation Twin-cell flash memory structure and method
JP2004039866A (ja) * 2002-07-03 2004-02-05 Toshiba Corp 半導体装置及びその製造方法
US6831854B2 (en) * 2002-08-02 2004-12-14 Unity Semiconductor Corporation Cross point memory array using distinct voltages
US6753561B1 (en) * 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
TW589753B (en) * 2003-06-03 2004-06-01 Winbond Electronics Corp Resistance random access memory and method for fabricating the same
US7041598B2 (en) * 2003-06-25 2006-05-09 Hewlett-Packard Development Company, L.P. Directional ion etching process for patterning self-aligned via contacts
US7190616B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
KR100576369B1 (ko) * 2004-11-23 2006-05-03 삼성전자주식회사 전이 금속 산화막을 데이타 저장 물질막으로 채택하는비휘발성 기억소자의 프로그램 방법
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
US7515455B2 (en) 2006-03-17 2009-04-07 Qimonda North America Corp. High density memory array for low power application
US7511984B2 (en) * 2006-08-30 2009-03-31 Micron Technology, Inc. Phase change memory
US8487450B2 (en) * 2007-05-01 2013-07-16 Micron Technology, Inc. Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
KR100912965B1 (ko) * 2007-12-24 2009-08-20 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US8148222B2 (en) 2009-12-10 2012-04-03 Micron Technology, Inc. Cross-point diode arrays and methods of manufacturing cross-point diode arrays

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060097304A1 (en) * 2004-11-08 2006-05-11 Jae-Man Yoon Semiconductor memory devices including a vertical channel transistor and methods of manufacturing the same

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Publication number Publication date
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