KR101414351B1 - 교차점 다이오드 어레이 및 교차점 다이오드 어레이를 제조하는 방법 - Google Patents

교차점 다이오드 어레이 및 교차점 다이오드 어레이를 제조하는 방법 Download PDF

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Abstract

본 발명은 메모리 셀들의 어레이를 형성하는 방법 및 필라를 구비하는 메모리 셀에 관한 것이다. 각각의 필라는 벌크 반도체 물질로 형성된 반도체 포스트와 이 반도체 포스트 위에 희생 캡을 구비할 수 있다. 소스 영역이 필라의 열들 사이에 있을 수 있고 게이트 라인이 필라의 열을 따라 연장하며 대응하는 소스 영역으로부터 이격된다. 각 게이트 라인은 필라의 열을 따라 반도체 포스트의 일부를 둘러싼다. 희생 캡 구조물이 대응하는 반도체 포스트의 상부 부분을 노출시키는 자가 정렬된 개구를 형성하도록 선택적으로 제거될 수 있다. 자가 정렬된 개구에 형성된 각각의 드레인 접촉부는 대응하는 반도체 포스트에 전기적으로 연결된다.

Description

교차점 다이오드 어레이 및 교차점 다이오드 어레이를 제조하는 방법{CROSS-POINT DIODE ARRAYS AND METHODS OF MANUFACTURING CROSS-POINT DIODE ARRAYS}
본 기술은 메모리 디바이스 또는 다른 유형의 마이크로 전자 디바이스에 사용되는 교차점 다이오드 어레이 및 다른 유형의 구조물 및 이 구조물을 제조하는 방법에 관한 것이다.
마이크로 전자 산업은 지속적으로 감소하는 비용에 고성능 디바이스를 작은 패키지 사이즈로 생산하는 것에 대한 강한 압박을 받고 있다. 스마트폰, 휴대용 컴퓨터, 디지털 카메라, 휴대용 뮤직 및 미디어 플레이어 및 많은 다른 전자 제품들에는 더 많은 용량을 가지는 더 빠른 메모리 디바이스가 요구된다. 그리하여, 메모리 디바이스 제조사들은 특히 고성능의 디바이스를 제조하기 위한 신뢰할만한 저 비용 공정을 추구한다.
메모리 디바이스는 메모리 셀의 대형 어레이를 구비할 수 있고 각각의 메모리 셀의 사이즈를 감소시키는 것은 메모리 디바이스의 비트 밀도의 동시적인 증가를 제공한다. 교차점 메모리 셀은 워드 라인과 비트 라인 사이 수직 중첩 영역에 위치된다. 교차점 메모리 셀은 워드 라인과 이에 대응하는 비트 라인 사이의 전류에 노출될 때 안정적이고 검출가능한 변화를 겪는 구조를 포함한다. 교차점 메모리 셀이 비트 라인과 워드 라인 사이의 중첩 영역에 위치되므로, 이들 메모리 셀은 이론적으로 극히 작은 크기로 형성될 수 있다.
교차점 메모리 셀의 제조에 있어서 문제는 구조물의 가장 작은 특징부들은 포토리소그래피 공정을 사용하여 형성하기 어려울 수 있다는 것이다. 예를 들어, 이들 특징부들이 너무 작아서 기존의 포토리소그래피 공정을 사용하여 신뢰할만하게 형성될 수 없기 때문에 교차점 메모리 셀의 드레인 구조물을 형성하게 웨이퍼를 패터닝하는 것은 어렵다. 또한 고밀도의 교차점 메모리 어레이로 각각의 필라(pillar)를 완전히 둘러싸는 게이트 구조물을 광 패터닝하는 것이 어렵다. 나아가, 이들 공정은 고가의 장비와 재료를 요구하므로, 포토리소그래피 공정을 사용하여 매우 작은 특징부를 형성하는 것은 비용이 매우 많이 든다. 교차점 메모리 어레이의 추가적인 문제는 멀티 레벨 셀 구성에 중요한 역 누설 전류, 직렬 저항 및 전류-전압 균일성의 정확한 제어를 포함한다. 그러므로, 고도로 집적된 회로 및 특히 교차점 셀을 형성하기 위해 개선된 방법을 개발하고 이러한 특징부를 위해 개선된 회로를 개발하는 것이 바람직하다.
도 1은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 일 실시예의 흐름도;
도 2a 및 도 2b는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 단계에 있는 기판의 일 실시예의 단면도 및 평면도;
도 3a 및 도 3b는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도 및 평면도;
도 4a 및 도 4b는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도 및 평면도;
도 5a 및 도 5b는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도 및 평면도;
도 6a 및 도 6b는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도 및 평면도;
도 7a 및 도 7b는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도 및 평면도;
도 8a 및 도 8b는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도 및 평면도;
도 9a, 도 9b 및 도 9c는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도 및 평면도;
도 10은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 11은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 12는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 13은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 14는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 15는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 16은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 17은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 18은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 19는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 20은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 21은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 22는 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도;
도 23은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법의 다른 단계에서 기판의 일 실시예의 단면도.
본 기술의 여러 실시예의 특정 세부 사항은 메모리 셀 어레이 및 이 메모리 셀 어레이를 제조하는 방법을 참조하여 후술된다. 많은 실시예는 예를 들어 위상 변화 메모리 또는 다른 유형의 메모리에 사용되는 교차점 메모리 어레이(cross-point memory array)에 관한 것이다. 메모리 셀과 다른 반도체 부품들이 마이크로 전자 디바이스, 마이크로 기계 디바이스, 데이터 저장 요소, 광학 기기, 판독/기록 부품 및 다른 특징부들이 그 위에 및/또는 그 내에 제조될 수 있는 반도체 기판을 포함할 수 있는 반도체 웨이퍼 상에 및/또는 내에 제조된다. 예를 들어, SRAM, DRAM(예를 들어, DDR/SDRAM), 플래시 메모리(flash memory)(예를 들어, NAND 플래시-메모리), 위상 변화 메모리(PCRAM), 프로세서, 이미저(imager), 발광 다이오드(LED) 및 다른 유형의 디바이스들이 반도체 웨이퍼 상에 구성될 수 있다. 많은 실시예들이 집적 회로를 가지는 반도체 디바이스에 대하여 후술되지만, 다른 유형의 기판 위에 제조되는 다른 유형의 디바이스들이 본 기술의 범위 내에 있을 수 있다. 나아가, 본 기술의 여러 다른 실시예들은 본 설명 란에 기술된 것과는 다른 구성, 성분 또는 공정을 가질 수 있다. 그러므로, 당업자라면 본 기술이 추가적인 요소들을 가지는 다른 실시예를 가지거나 본 기술이 도 1 내지 도 24를 참조하여 아래에 도시되고 후술되는 여러 특징부들 없이 다른 실시예를 가질 수도 있다는 점을 이해할 것이다.
도 1은 본 기술에 따라 메모리 셀들의 어레이를 형성하는 방법(100)의 일 실시예의 흐름도이다. 본 방법은 행과 열의 어레이로 복수의 필라(pillar)를 형성하는 단계(블록 110)를 포함할 수 있다. 이 필라들은 벌크 반도체 물질의 기판으로 형성되고, 각각의 필라는 희생적인 캡 구조(sacrificial cap structure)를 구비한다. 예를 들어, 각각의 필라는 벌크 반도체 물질로 형성된 반도체 포스트(post)를 구비할 수 있고 희생적인 캡 구조는 각 반도체 포스트 위에 있을 수 있다. 본 방법은 필라의 열(column)들 사이에 소스 영역을 형성하는 단계(블록 120)와, 전도성 게이트 라인을 형성하는 단계(블록 130)를 더 포함한다. 각각의 게이트 라인은 필라의 열을 따라 연장하고 대응하는 소스 영역으로부터 이격 배치된다. 각 게이트 라인은 필라의 대응하는 열을 따라 반도체 포스트의 일부분을 완전히 둘러싼다. 본 방법(100)의 이 실시예는 희생적인 캡 구조를 선택적으로 제거하여 대응하는 반도체 포스트의 상부 부분을 노출시키는 자가 정렬된 개구(self-aligned opening)를 형성하는 단계(블록 140)와, 대응하는 반도체 포스트에 전기적으로 연결된 각각의 드레인 접촉부를 자가 정렬된 개구에 형성하는 단계(블록 150)를 더 포함한다.
도 2a 및 도 2b는 본 방법(100)의 단계에서 기판(200)(예를 들어, 웨이퍼)의 일 실시예의 단면도 및 평면도를 각각 도시한다. 이 단계에서, 기판(200)은 벌크 반도체 물질(210)(도 2a), 복수의 얕은 트렌치 분리(STI: shallow trench isolation) 구조(220) 및 희생적인 구조(230)(도 2a)를 구비한다. STI 구조(220)는 어레이 트렌치(222), 주변 트렌치(224), 상기 어레이 트렌치와 주변 트렌치(222, 224)를 라이닝하는 유전체 라이너(dielectric liner)(226) 및 상기 어레이 트렌치와 주변 트렌치를 채우는 산화물(228)을 구비할 수 있다. 어레이 트렌치(222)는 각각의 메모리 셀이나 메모리 유닛을 형성하는 필라의 행(row)들 사이의 간격을 한정한다.
희생적인 구조(230)는 제 1 희생 물질(232) 및 선택적인 제 2 희생 물질(234)을 포함할 수 있다. 제 1 희생 물질(232)은 적절한 용매(solvent)나 다른 물질을 사용하여 제 2 희생 물질(234)에 대하여 선택적으로 제거될 수 있으며, 상기 제 1 및 제 2 희생 물질(232, 234)은 또한 기계적 제거 공정을 위해 별도의 정지 특징부(stop-on feature)를 제공할 수 있다. 예를 들어, 제 1 희생 물질(232)은 폴리머 물질일 수 있고 제 2 희생 물질(234)은 질화물(nitride)일 수 있다. 희생 구조물(230)은 유전체 층(236)에 의해 벌크 반도체 물질(210)과 분리될 수 있다. 하나의 특정 실시예에서, 유전체 층(236)은 약 50옹스트롱(Å)의 두께를 가지는 실리콘 산화물 층일 수 있고, 제 1 희생 물질(232)은 약 800Å의 두께를 가지는 폴리머 물질일 수 있고, 제 2 희생 물질(234)은 약 400Å의 두께를 가지는 질화물일 수 있다.
도 3a 및 도 3b는 열 트렌치(column trench)(240)가 형성되는 본 방법(100)의 후속 단계에서 기판(200)의 일 실시예의 단면도와 평면도를 각각 도시한다. 열 트렌치(240)는 어레이 트렌치(222)에 있는 산화물(228)에 대해 수직하거나 비스듬한 각도로 형성될 수 있다. 열 트렌치(240)는 이 기술 분야에 잘 알려진 포토리소그래피 또는 다른 기술을 사용하여 희생 구조물(230)의 상부에 레지스트(resist)) 또는 다른 물질(미도시)을 광 패터닝하는 것에 의해 형성될 수 있다. 어레이 트렌치(222)는 제 1 폭(W1)을 구비할 수 있고(도 3b), 열 트렌치(240)는 어레이 트렌치(222)의 제 1 폭(W1)보다 더 큰 제 2 폭(W2)을 구비한다. 열 트렌치(240)는 희생 구조물(230)을 통해 반도체 물질(210) 내에 원하는 트렌치 깊이로 에칭하는 것에 의해 형성된다. 에칭 공정은 건식 에칭이나 이 기술 분야에 알려진 다른 방법일 수 있다. 일 실시예에서, 열 트렌치(240)의 타깃 트렌치 깊이는 STI 구조물(220)의 어레이 트렌치(222)와 주변 트렌치(224)의 깊이와 대략 동일하다.
기판(200)은 각각의 메모리 셀을 형성하기 위한 수직 채널을 제공하는 필라(250)의 어레이를 구비한다. 어레이 트렌치(222)에서 산화물(228)은 필라(250)를 지지한다. 도 3a를 참조하면, 각각의 필라(250)는 벌크 반도체 물질(210)의 반도체 포스트(252)와, 제 1 및 제 2 희생 물질(232, 234)의 나머지 부분으로 형성된 희생 캡(254)을 포함할 수 있다. 각각의 반도체 포스트(252)는 열 트렌치(240)의 하부에서 벌크 반도체 물질(210)의 베이스에 대해 인접 부분(256a), 중간 부분(256b) 및 말단 부분(256c)을 각각 구비할 수 있다.
필라(250)의 어레이는 복수의 행(R1, R2 등)과 복수의 열(C1, C2, C3, C4 등)로 배열될 수 있다. 필라(250)의 행은 어레이 트렌치(222)의 제 1 폭(W1)에 의해 서로 이격되고, 필라(250)의 열은 열 트렌치(240)의 제 2 폭(W2)에 의해 서로 이격된다. 보다 상세히 후술되는 바와 같이, 제 1 폭(W1)과 제 2 폭(W2)이 생성된 전도성 게이트 라인이 각 필라(250)의 일부분을 완전히 둘러싸도록 전도성 게이트 물질의 두께에 기초하여 선택된다. 예를 들어, 제 1 폭(W1)은 전도성 게이트 물질의 두께의 200%보다 더 작을 수 있고, 열 트렌치(240)의 제 2 폭(W2)은 전도성 게이트 물질의 두께의 200%보다 더 클 수 있다. 보다 특정 실시예에서, 제 2 폭(W2)은 전도성 게이트 물질의 두께보다 약 300% 더 클 수 있다.
도 4a 내지 도 6b는 본 방법(100)의 후속 단계에서 기판(200)의 실시예를 도시한다. 도 4a 및 도 4b는 필라(250)의 측벽을 따라 제 1 유전체 라이너(257)와 제 2 유전체 라이너(258)를 형성한 후의 단면도 및 평면도를 각각 도시한다. 제 1 유전체 라이너(257)는 산화를 통해 산화물을 성장시키는 것에 의해 형성될 수 있고, 제 2 유전체 라이너(258)는 얇은 블록킹 스페이서 물질을 성장시키거나 다른 방법으로 증착시키는 것에 의해 형성될 수 있다. 예를 들어, 제 1 유전체 라이너(257)는 약 20Å의 두께를 가지는 산화물일 수 있으며, 제 2 유전체 라이너(258)는 약 50 내지 100Å의 두께를 가지는 증착된 TEOS일 수 있다. 제 1 및 제 2 유전체 라이너(257, 258)는 필라(250)의 상부에 그리고 열 트렌치(240)의 하부에 있는 라이너의 일부를 제거하도록 스페이서 에칭된다. 본 방법은 반도체 물질을 재결정화하는 활성 공정을 더 포함할 수 있다.
제 1 및 제 2 라이너(257, 258)를 스페이서 에칭한 후에, 소스 영역(260)이 열 트렌치(240)의 하부에 있는 벌크 반도체 물질(210)로 원하는 임플란트 종(implant species)을 주입하는 것에 의해 형성된다. 소스 영역(260)은 예를 들어 N-형 종일 수 있다. 도 5a 및 도 5b는 금속 규화물(silicide)을 선택적으로 형성하는 Ni, Co 또는 Ti와 같은 임플란트 물질을 소스에 노출시키는 것에 의해 소스 영역(260)에 규화물(262)이 형성되는 후속 단계에서의 기판의 단면도 및 평면도이다. 규화물 공정 동안, 필라(250)의 측벽은 캡 구조물(254)의 제 2 유전체 라이너(258)와 제 2 희생 물질(234)에 의해 보호된다. 미반응 금속은 습식 에칭이나 다른 기술을 통해 규화물(262)로부터 제거될 수 있고 얇은 질화물 라이너가 규화물(262)을 캡핑하도록 형성될 수 있다.
도 6a 및 도 6b는 열 트렌치(240)가 산화물(248)로 채워진 후 화학적-기계적 평탄화 공정(planarization process)이나 희생 캡(254)의 제 2 희생 물질(234)에서 정지하는 다른 공정을 사용하여 평탄화되는 후속 단계에서 기판(200)의 일 실시예의 단면도 및 평면도를 각각 도시한다. 열 트렌치(240)를 채우는 산화물(248)은 STI 구조물(220)의 어레이 트렌치(222)를 채우는 산화물(228)과 동일할 수 있다. 규화물(262) 위에 증착된 얇은 질화물 캡은 후속하는 게이트 산화에서 규화물(262)을 보호한다.
도 7a 내지 도 8b는 본 방법(100)의 추가적인 단계의 실시예를 도시한다. 도 7a 및 도 7b는 산화물(228, 248)의 일부분과 제 2 희생 물질(234)을 제거한 후의 기판(200)의 단면도와 평면도를 각각 도시한다. 제 2 희생 물질(234)은 별도의 공정에서 산화물(228, 248)에 대해 선택적으로 제거될 수 있거나 또는 제 2 희생 물질(234)과 산화물(228, 248)이 동일한 공정에서 제거될 수 있다. 따라서, 산화물(228, 248)은 반도체 포스트(252)의 말단 부분(256c)에 대해 리세스(recessed)된다. 일 실시예에서, 산화물(228, 248)의 나머지 부분의 두께는 약 700Å이다.
도 8a 및 도 8b는 산화물(228,248)로부터 더 많은 물질을 제거하고 필라(250)의 측벽을 청결하게 하는 추가 단계에서의 기판(200)을 각각 도시하는 단면도 및 평면도이다. 산화물(228,248)의 나머지 부분은 금속 게이트가 형성될 수 있는 반도체 포스트(252)의 중간 부분(256b)과 소스 영역(260) 사이에 유전체 스페이서를 제공한다. 일 실시예에서, 산화물(228, 248)의 나머지 부분의 두께는 약 200Å이다. 반도체 포스트(252)의 노출된 측벽은 게이트 유전체(265)를 형성하는 청결한 반도체 표면을 제공한다. 게이트 유전체(265)는 종래의 SiO2, 질화물 경화된 SiO2 또는 다른 적절한 물질로 형성될 수 있다. 포스트(252)의 중간 부분(256b)에서 게이트 유전체(265)의 부분은 메모리 셀을 위한 게이트 유전체를 한정한다.
도 9a 내지 도 9c는 본 방법(100)의 금속화 단계에 있는 기판(200)의 실시예를 도시한다. 도 9a 내지 도 9b는 도 9c의 라인(9A-9A, 9B-9B)을 따라 취한 단면도이다. 본 방법은 필라(250)를 통해 어레이 트렌치(222)(도 9b)의 리세스된 부분과 열 트렌치(240)로 전도성 게이트 물질(270)을 증착하는 단계를 더 포함한다(도 9a). 게이트 물질(270)은 어레이 트렌치(222)의 더 작은 제 1 폭(W1)이 게이트 물질(270)이 필라(250)의 행들 사이 산화물(228) 부분 위 교차점(271)(도 9c)에서 핀치오프(pinch off)하게 하는 두께(T)(도 9a)를 구비한다. 그러나, 게이트 물질(270)의 두께(T)는 열 트렌치(240)의 더 큰 제 2 폭(W2)에 걸칠 만큼 두껍지는 않다. 게이트 물질(270)은 탄탈륨 질화물 또는 다른 적절한 물질일 수 있다.
도 10은 게이트 물질(270)로부터 게이트 라인(272)이 형성되는 본 방법(100)의 단계에 있는 기판(200)의 실시예를 도시하는 단면도이다. 게이트 라인(272)은 게이트 물질(270)의 나머지 부분이 반도체 포스트(252)의 중간 부분(256b)(도 5a)에 또는 부근에 대략 존재할 때까지 게이트 물질(270)(도 9a 내지 도 9c)을 스페이서 에칭하는 것에 의해 형성된다. 스페이서 에칭은 열 채널(240)의 하부에 있는 산화물(248)에서 선택적으로 정지할 수 있다. 그러나, 게이트 물질(270)이 필라(250)들 사이의 어레이 트렌치(222)를 완전히 채우므로, 게이트 물질(270)의 일부분이 필라(250)들 사이의 어레이 트렌치(222)의 하부에 남아있다. 따라서, 각 금속 게이트 라인(272)은 필라(250)의 열을 따라 포스트(252)의 대응하는 중간 부분(256b)을 완전히 둘러싼다. 게이트 라인(272)을 형성한 후에, 선택적인 단계는 각도 임플란트(angle implant)(예를 들어, n-형의 저농도로 도핑된 드레인)를 사용하여 반도체 포스트의 말단 부분(256c)으로 n-형 임플란트나 다른 종을 주입하는 단계를 포함한다.
도 11은 본 방법(100)의 다른 단계에 있는 기판(200)의 실시예의 단면도이다. 이 단계에서, 유전체 스페이서(274)가 필라(250)의 측벽을 따라 게이트 라인(272) 위에 형성된다. 유전체 스페이서(274)가 기판 위에 유전체 물질을 증착하고 수평이나 다른 수직하지 않은 면으로부터 이를 제거하도록 유전체 물질을 스페이서 에칭하는 것에 의해 형성될 수 있다. 유전체 스페이서(274)는 예를 들어 게이트 유전체(265) 및 열 채널(240)의 하부에 있는 산화물(248)에 대하여 선택적으로 에칭가능한 질화물일 수 있다.
도 12는 어레이 트렌치(222)와 열 트렌치(240)의 개방된 부분으로 산화물(278)을 증착하는 단계를 포함하는 후속 단계에 있는 기판(200)의 실시예의 단면도를 도시한다. 산화물(278)은 (a) 산화물(278)의 상부 퇴적물(over burden)과, (b) 제 1 희생 물질(232)의 나머지 부분의 상부에 있는 게이트 유전체(265) 부분을 제거하도록 평탄화(planarized)될 수 있다. 평탄화 공정은 이에 따라 임의의 추가적인 포토리소그래피 공정 없이 제 1 희생 유전체 층(232)의 나머지 부분을 노출시킨다. 그리하여, 각각의 반도체 포스트(252) 위의 제 1 희생 물질(232)의 노출된 부분은 별도의 포토리소그래피 공정이 제 1 희생 물질(232)의 노출된 부분에 대응하는 패턴을 형성할 필요가 없다는 점에서 "자가 정렬"된다.
도 13은 제 1 희생 물질(232)의 노출된 부분이 산화물(278)에 대해 선택적으로 에칭되어 대응하는 반도체 포스트(252)의 말단 부분(256c) 바로 위에 자가 정렬된 개구(280)를 형성하는 후속 단계의 실시예를 도시하는 단면도이다. 제 1 희생 물질(232)은 자가 정렬된 개구(280)가 포스트(252)와 마스크의 개구를 정렬함(예를 들어, 포스트와 정렬된 개구를 가지게 웨이퍼 상에 광 패터닝된 마스크)이 없이 반도체 포스트(252)의 말단 부분(256c) 바로 위에 형성될 수 있게 유전체 스페이서(274)와 산화물(278)에 대해 선택적으로 제거될 수 있는 물질로 형성된다. n-형이나 다른 종이 반도체 포스트(252)의 말단 부분(256c)으로 주입되어 드레인 영역(282)을 형성할 수 있다. 드레인 영역(282)은 이에 따라 도 10에 대하여 전술된 바와 같이 각도 있는 임플란트 공정을 사용하여 본 방법에서 더 일찍 드레인 영역(282)을 형성하는 대신에 또는 이에 추가하여 본 공정의 이 단계에서 개구(280)를 통해 임플란트 종을 직접 주입하는 것에 의해 형성될 수 있다.
도 14는 개구(280; 도 13)에 복수의 드레인 접촉 플러그(284)가 형성되는 본 방법(100)의 추가적인 단계의 실시예를 도시하는 단면도이다. 드레인 접촉 플러그(284)는 개구(280)(도 13)로 금속이나 다른 적절한 전도성 물질을 증착한 후에 화학적-기계적 평탄화 또는 다른 공정을 사용하여 산화물(278)의 상부로부터 금속의 상부 퇴적물 부분을 제거하는 것에 의해 형성될 수 있다. 드레인 접촉 플러그(284)는 예를 들어 텅스텐이나 다른 적절한 금속일 수 있다. 드레인 금속 플러그(284)는 이에 따라 반도체 포스트(252)와 정렬된, 마스크 없이 자가 정렬된 특징부이다. 이 점에서, 각 필라(250)의 구조물은 메모리 셀을 한정하며, 이 메모리 셀들의 어레이는 PCRAM이나 다른 유형의 메모리 디바이스로 셀 집적될 준비가 된다.
본 방법(100)과 생성된 기판(200)의 여러 실시예는 매우 작은 교차점 메모리 셀을 형성하는데 사용될 수 있다. 교차점 셀 어레이의 가장 작은 특징부들 중 일부는 게이트 라인과 접촉 플러그이며, 현재 포토리소그래피 공정은 가장 작은 사이즈로 이들 특징부를 효과적으로 형성할 수 없을 수 있다. 그러나, 상기 도시되고 기재된 본 방법(100)의 특정 실시예는 게이트 라인과 접촉 플러그들이 포토리소그래피를 사용하여 게이트 라인이나 접촉 플러그의 패턴을 형성함이 없이 형성될 수 있게 해준다. 이것은 매우 작은 특징부를 포토리소그래피적으로 패터닝하는 것에 의해 유도될 수 있는 공정 에러를 제거할 뿐만 아니라 고가의 포토리소그래피 장비의 이용을 줄일 수 있다. 그러므로, 본 방법(100)과 기판(200)의 여러 실시예는 교차점 메모리 셀을 제조하는 비용 효과적인 공정을 제공한다.
본 방법(100)과 기판(200)의 여러 실시예는 또한 교차점 메모리 셀의 다른 문제를 처리할 수 있는 구조물을 제공한다. 예를 들어, 게이트 라인(272)이 필라(250)의 열을 따라 반도체 포스트(252)의 중간 부분(256b)을 둘러싸므로, 역 누설 전류, 필라(250)의 열을 따른 직렬 저항 및 전류-전압 제어의 문제들이 완화될 것으로 예상된다.
도 15 내지 도 22는 본 방법(100)의 다른 실시예의 단계를 도시한다. 도 15는 도 2a 내지 도 9c에 대하여 전술된 단계 직후의 단계를 도시하는 단면도이다. 도 15는 보다 구체적으로 게이트 물질(270)이 게이트 유전체(265)와 산화물(248)에서 선택적으로 정지하게 스페이서 에칭되는 본 방법(100)의 다른 실시예의 단계를 도시한다. 도 15에 도시된 공정은 도 15에 도시된 게이트 물질(270)이 도 10에서와 같은 정도로 에칭되지 않는다는 점에서 도 10에 도시된 것과는 다르다. 도 15에 도시된 단계는 이에 따라 각각의 필라(250)를 둘러싸는 게이트 라인을 형성하는 중간 구조(302)를 형성한다. 여러 실시예에서 게이트 라인(272)은 각각의 필라(250)를 완전히 둘러싼다.
도 16은 산화물(208)이 열 트렌치(240)의 개방된 부분으로 증착되는 후속 단계에서의 실시예를 도시하는 단면도이다. 이 단계에서, 산화물(308)의 상부 퇴적물 부분이 제 1 희생 물질(232)에 정지하는 다른 공정이나 화학적-기계적 평탄화 공정을 사용하여 제거된다. 제거 공정은 이에 따라 각각의 필라(250)와 정렬하게 제 1 희생 물질(232)의 나머지 부분의 상부면으로부터 게이트 유전체(265)의 부분을 제거한다.
도 17은 제 1 희생 물질(232)의 나머지 부분이 필라(250) 위 영역으로부터 제거되어 대응하는 필라(250)와 정렬된 자가 정렬된 개구(310)를 형성하는 후속 단계를 도시하는 단면도이다. 제 1 희생 물질(232)은 게이트 유전체(265)의 나머지 부분이 본래대로 유지되게 선택적으로 제거될 수 있다. 도 18은 게이트 유전체(265)의 나머지 부분이 반도체 포스트(252)의 말단 부분(256c)을 노출시키게 제거되는 후속 단계를 도시하는 단면도이다. 이 점에서, 원하는 임플란트 종이 반도체 포스트(252)의 말단 부분(256)으로 주입되어 드레인 영역(282)을 형성하게 할 수 있다.
도 19는 대응하는 반도체 포스트(252)의 중간 부분(256b)에 각각의 게이트 라인(272)을 형성하도록 중간 구조물(302)의 일부분을 제거하는 단계를 포함하는 후속 단계를 도시하는 단면도이다. 게이트 라인(272)은 드레인 영역(282)과 소스 영역(260)으로부터 이격 배치되게 형성된다. 게이트 라인(272)은 도 10에 대해 전술된 바와 같이 필라(250)의 대응하는 열을 따라 반도체 포스트(252)의 중간 부분(256b)을 또한 둘러싼다.
도 20 내지 도 22는 본 방법의 이 실시예의 추가적인 단계를 도시하는 단면도이다. 도 20은 유전체 스페이서(311)가 기판(200)에 증착되거나 다른 방법으로 형성되는 단계를 도시한다. 유전체 스페이서(311)는 질화물일 수 있으며, 유전체 스페이서(311)의 두께는 게이트 금속이 게이트 라인(272)을 형성하도록 리세스된 갭을 채우도록 선택될 수 있다. 도 21은 드레인 영역(282)을 노출시키도록 유전체 스페이서(311)를 스페이서 에칭하는 단계를 도시한다. 보다 구체적으로, 유전체 스페이서(311)는 게이트 라인(272) 위에 그리고 산화물(308)의 측벽을 따라 유전체 스페이서(314)를 형성하도록 스페이서 에칭될 수 있다. 이에 따라 드레인 영역(282)이 노출된다. 도 22는 접촉 플러그(284)가 드레인 영역(282) 위 개구에 형성되는 후속 단계에서의 기판(200)을 도시한다.
도 23은 본 기술의 다른 실시예에 따라 수직 메모리 셀들의 어레이를 형성하는 방법(400)의 흐름도이다. 일 실시예에서, 본 방법(400)은 각 필라가 반도체 포스트와 희생 캡을 가지는 복수의 필라를 형성하는 단계(블록 410)를 포함한다. 이 필라는 행 간격으로 이격된 행과, 이 행 간격보다 더 큰 열 간격으로 이격된 열로 배열된다. 본 방법(400)은 반도체 포스트의 인접 영역에 소스 영역을 형성하는 단계(블록 420)와, 필라의 대응하는 열에 있는 반도체 포스트의 중간 부분을 완전히 둘러싸는 전도성 게이트 라인을 형성하는 단계(블록 430)를 더 포함할 수 있다. 게이트 라인을 형성한 후에, 희생 캡은 희생 캡의 패턴에 대응하는 광 패턴을 형성함이 없이 선택적으로 제거되어 각 반도체 포스트의 말단 부분 위에 자가 정렬된 개구를 형성될 수 있다(블록 440). 본 방법(400)은 대응하는 반도체 포스트에 전기적으로 연결된 드레인 접촉부를 자가 정렬된 개구에 형성하는 단계(블록 450)를 더 포함할 수 있다.
전술된 설명으로부터 본 발명의 특정 실시예들이 예시를 위하여 본 명세서에 기술되었으나, 잘 알려진 구조와 기능은 본 발명의 실시예의 상세한 설명을 불필요하게 불명확하게 하는 것을 회피하기 위해 상세히 도시되거나 기술되어 있지 않다는 것을 이해할 수 있을 것이다. 문맥이 허락하는 경우, 단수 또는 복수의 용어들은 각각 복수 또는 단수의 용어를 더 포함할 수 있다. 나아가, "또는" 이라는 용어는 2개 이상의 항목의 리스트에 대하여 다른 항목을 배제하고 단수 항목만을 의미하는 것으로 명시적으로 제한되어 있지 않는 한, 이 리스트에서 "또는"의 사용은 (a) 리스트에 있는 임의의 단수 항목, (b) 리스트에 있는 항목 전부, 또는 (c) 리스트에 있는 항목의 임의의 조합을 포함하는 것으로 해석되어야 한다. 추가적으로, "포함하는" 이라는 용어는 임의의 더 큰 개수의 동일한 특징부 및/또는 추가적인 유형의 특징부들이 배제되지 않고 적어도 언급된 특징부(들)를 포함하는 것을 의미하는 것으로 사용된다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하고는 제한되지 않는다.

Claims (32)

  1. 메모리 셀들의 어레이를 형성하는 방법으로서,
    반도체 물질로 형성된 반도체 포스트(post) 및 해당 반도체 포스트 상의 희생 캡을 구비한 각각의 필라(pillar)를 복수개 형성하는 단계;
    상기 필라의 열(column)들 사이에 소스 영역을 형성하는 단계;
    복수의 게이트 라인을 형성하는 단계;
    상기 희생 캡을 선택적으로 제거하여 대응하는 반도체 포스트의 상부 부분을 노출시키는 자가 정렬된 개구(self-aligned opening)를 형성하는 단계; 및
    대응하는 반도체 포스트에 전기적으로 연결된 각각의 드레인 접촉부를 상기 자가 정렬된 개구에 형성하는 단계를 포함하되,
    각각의 게이트 라인은 필라의 대응하는 열을 따라 연장하며 대응하는 소스 영역으로부터 이격 배치되고, 각 게이트 라인은 필라의 열을 따라 상기 반도체 포스트의 일부를 둘러싸는 것인, 메모리 셀 어레이의 형성방법.
  2. 청구항 1에 있어서, 상기 필라를 형성하는 단계는 어레이 트렌치와, 해당 어레이 트렌치에 산화물을 구비하는 얕은 트렌치 분리 구조물을 제조하는 단계, 열 트렌치 마스크를 형성하는 단계, 및 상기 필라의 열을 이격시키는 상기 반도체 물질에 열 트렌치를 에칭하는 단계를 포함하고;
    상기 소스 영역을 형성하는 단계는 상기 열 트렌치의 하부에 있는 상기 반도체 물질에 N-형의 임플란트를 주입하는 단계를 포함하며;
    상기 게이트 라인을 형성하는 단계는 상기 열 트렌치를 산화물로 채우는 단계, 상기 어레이 트렌치와 상기 열 트렌치에 있는 산화물을 상기 소스 영역으로부터 이격된 깊이로 에칭하는 단계, 금속이 상기 어레이 트렌치를 채우지만 상기 열 트렌치는 채우지 않게 하도록 상기 어레이 트렌치와 상기 열 트렌치에 해당 금속을 증착하는 단계, 및 상기 희생 캡으로부터 이격된 레벨로 상기 금속을 스페이서 에칭하는 단계를 포함하고;
    상기 희생 캡을 선택적으로 제거하는 단계는 상기 자가 정렬된 개구의 패턴에 대응하는 개구의 패턴을 갖는 마스크를 광 패터닝하지 않고 상기 희생 캡을 에칭하여 제거하는 단계를 포함하는 메모리 셀 어레이의 형성방법.
  3. 청구항 1에 있어서, 상기 필라를 형성하는 단계는 어레이 트렌치와 해당 어레이 트렌치에 산화물을 가지는 얕은 트렌치 분리 구조물을 제조하는 단계와, 상기 어레이 트렌치에 횡방향으로 상기 반도체 물질에 열 트렌치를 에칭하는 단계를 포함하는 메모리 셀 어레이의 형성방법.
  4. 청구항 3에 있어서, 상기 어레이 트렌치는 제 1 폭을 가지며, 상기 열 트렌치는 상기 제 1 폭보다 큰 제 2 폭을 가지는 메모리 셀 어레이의 형성방법.
  5. 청구항 1에 있어서, 상기 필라는 갭에 의해 이격되고, 상기 열은 상기 갭보다 큰 공간에 의해 이격되는 메모리 셀 어레이의 형성방법.
  6. 청구항 1에 있어서, 희생 캡 구조물은 제 1 희생 물질 및 제 2 희생 물질을 포함하며, 상기 제 1 및 제 2 희생 물질은 서로에 대하여 선택적으로 제거가능한, 메모리 셀 어레이의 형성방법.
  7. 청구항 1에 있어서, 상기 필라는 상기 필라와 열 트렌치 사이의 어레이 트렌치에 의해 서로 이격되는, 메모리 셀 어레이의 형성방법.
  8. 청구항 7에 있어서, 상기 게이트 라인을 형성하는 단계는 금속이 적어도 각 포스트의 중간 부분을 완전히 둘러싸도록 상기 어레이 트렌치와 상기 열 트렌치에 해당 금속을 증착하는 단계를 포함하는, 메모리 셀 어레이의 형성방법.
  9. 청구항 8에 있어서, 상기 금속을 스페이서 에칭하는 단계, 금속 게이트 구조와 필라 위에 유전체 스페이서 물질을 형성하는 단계, 상기 유전체 스페이서 물질을 스페이서 에칭하는 단계, 상기 열 트렌치를 산화물로 채우는 단계, 및 상기 희생 캡의 일부를 노출시키도록 상기 산화물의 일부를 제거하는 단계를 더 포함하며, 상기 희생 캡을 선택적으로 제거하는 단계는 상기 산화물에 대해 상기 희생 캡을 선택적으로 에칭하는 단계를 포함하는, 메모리 셀 어레이의 형성방법.
  10. 청구항 9에 있어서, 상기 산화물이 화학적-기계적 평탄화에 의해 제거되는, 메모리 셀 어레이의 형성방법.
  11. 청구항 9에 있어서, 상기 드레인 접촉부를 형성하기 전에 각 반도체 포스트의 상부 부분에 드레인을 주입하는 단계를 더 포함하는, 메모리 셀 어레이의 형성방법.
  12. 청구항 1에 있어서, 상기 자가 정렬된 개구를 통해 각 반도체 포스트의 말단 부분에 드레인을 직접 주입하는 단계를 더 포함하는, 메모리 셀 어레이의 형성방법.
  13. 수직 메모리 셀들의 어레이를 형성하는 방법으로서,
    반도체 포스트와 희생 캡을 구비한 필라를 복수개 형성하는 단계;
    상기 반도체 포스트의 인접 영역에 소스 영역을 형성하는 단계;
    상기 반도체 포스트의 중간 부분을 둘러싸는 게이트 라인을 형성하는 단계;
    상기 희생 캡의 패턴에 대응하는 마스크를 형성함이 없이 상기 희생 캡을 선택적으로 제거하여 각 상기 반도체 포스트의 말단 부분 위에 자가 정렬된 개구를 형성하는 단계; 및
    대응하는 반도체 포스트에 전기적으로 연결된 드레인 접촉부를 상기 자가 정렬된 개구에 형성하는 단계를 포함하되,
    상기 필라는 행 간격에 의해 이격된 행과, 상기 행 간격보다 큰 열 간격에 의해 이격된 열로 배열되는, 수직 메모리 셀 어레이의 형성방법.
  14. 청구항 13에 있어서, 상기 필라를 형성하는 단계는 어레이 트렌치와 해당 어레이 트렌치에 산화물을 구비한 얕은 트렌치 분리 구조물을 제조하는 단계와, 상기 어레이 트렌치에 횡방향으로 상기 반도체 물질에 열 트렌치를 에칭하는 단계를 포함하는, 수직 메모리 셀 어레이의 형성방법.
  15. 청구항 13에 있어서, 상기 게이트 라인을 형성하는 단계는 금속이 상기 어레이 트렌치를 채우지만 상기 열 트렌치는 채우지 않도록 상기 어레이 트렌치와 상기 열 트렌치 내에 두께를 가지는 해당 금속을 증착하는 단계와, 상기 희생 캡으로부터 이격된 레벨로 상기 금속을 스페이서 에칭하는 단계를 포함하는, 수직 메모리 셀 어레이의 형성방법.
  16. 청구항 15에 있어서, 상기 어레이 트렌치는 상기 금속의 두께보다 2배 미만인 제 1 폭을 가지며, 상기 열 트렌치는 상기 제 1 폭보다 큰 제 2 폭을 가지는 것인, 수직 메모리 셀 어레이의 형성방법.
  17. 청구항 13에 있어서, 상기 희생 캡을 선택적으로 제거하는 단계는 제 1 희생 물질을 평탄화하는 단계와 제 2 희생 물질을 에칭하는 단계를 포함하는, 수직 메모리 셀 어레이의 형성방법.
  18. 청구항 13에 있어서, 상기 희생 캡은 제 1 희생 물질과 제 2 희생 물질을 포함하며, 상기 제 1 및 제 2 희생 물질은 서로에 대하여 선택적으로 제거될 수 있는, 수직 메모리 셀 어레이의 형성방법.
  19. 청구항 15에 있어서, 상기 금속을 스페이서 에칭하는 단계, 금속 게이트 구조물과 상기 필라 위에 유전체 스페이서 물질을 형성하는 단계, 상기 유전체 스페이서 물질을 스페이서 에칭하는 단계, 상기 열 트렌치를 산화물로 채우는 단계, 및 상기 산화물의 일부를 제거하여 상기 희생 캡 구조물의 일부를 노출시키는 단계를 더 포함하며, 상기 희생 캡을 선택적으로 제거하는 단계는 상기 산화물에 대해 상기 희생 캡을 선택적으로 에칭하는 단계를 포함하는, 수직 메모리 셀 어레이의 형성방법.
  20. 청구항 13에 있어서, 상기 드레인 접촉부를 형성하기 전에 각 반도체 포스트의 상부 부분에 드레인을 주입하는 단계를 더 포함하는 수직 메모리 셀 어레이의 형성방법.
  21. 청구항 20에 있어서, 상기 드레인은 상기 희생 캡을 선택적으로 제거하기 전에 상기 반도체 포스트의 말단 부분에 각도 주입되는 것인, 수직 메모리 셀 어레이의 형성방법.
  22. 청구항 20에 있어서, 상기 드레인은 상기 자가 정렬된 개구를 통해 상기 반도체 포스트에 주입되는, 수직 메모리 셀 어레이의 형성방법.
  23. 메모리 디바이스로서,
    행과 열의 어레이로 배열된 복수의 필라로서, 각각의 필라는 인접 영역, 말단 영역 및 상기 인접 영역과 상기 말단 영역 사이에 중간 부분을 가지는 반도체 포스트를 가지는, 상기 복수의 필라;
    상기 반도체 포스트의 인접 영역에 인접한 필라들 사이에 있는 소스 영역;
    복수의 게이트 라인;
    대응하는 반도체 포스트의 말단 영역 위에 있는 자가 정렬된 개구;
    상기 반도체 포스트의 말단 영역에 주입된 드레인; 및
    상기 반도체 포스트의 말단 영역에 있는 대응하는 드레인에 전기적으로 연결된, 상기 자가 정렬된 개구 내의 드레인 접촉부를 포함하되,
    각각의 게이트 라인은 필라의 대응하는 열을 따라 상기 반도체 포스트의 중간 부분을 둘러싸고,
    상기 필라의 행은 행 간격에 의해 이격되고, 상기 필라의 열은 상기 행 간격보다 큰 열 간격에 의해 이격되며, 상기 게이트 라인은 상기 행 간격에 걸쳐 이어지지만 상기 열 간격에는 걸쳐 이어지지 않는,
    것인 메모리 디바이스.
  24. 삭제
  25. 청구항 23에 있어서, 상기 게이트 라인은 두께를 가지는 금속으로 형성되고, 상기 행 간격은 상기 금속의 두께의 2배 미만이며, 상기 열 간격은 상기 금속의 두께의 2배보다 큰, 메모리 디바이스.
  26. 청구항 23에 있어서,
    희생 캡 구조물은 제 1 희생 물질 및 제 2 희생 물질을 포함하며, 상기 제 1 및 제 2 희생 물질은 서로에 대하여 선택적으로 제거가능한, 메모리 디바이스.
  27. 청구항 23에 있어서,
    상기 필라는 벌크 반도체 물질의 기판으로 형성되는, 메모리 디바이스.
  28. 청구항 27에 있어서,
    상기 기판에 형성된 얕은 트렌치 분리 구조를 더 포함하고,
    상기 얕은 트렌치 분리 구조는 복수의 어레이 트렌치 및 상기 어레이 트렌치를 가로지르는 하나 또는 그 이상의 주변 트렌치를 포함하는, 메모리 디바이스.
  29. 청구항 28에 있어서,
    유전체 물질은 상기 어레이 트렌치 및 상기 주변 트렌치를 라이닝하고, 산화물은 상기 어레이 트렌치 및 상기 주변 트렌치를 채우는, 메모리 디바이스.
  30. 청구항 28에 있어서,
    상기 어레이 트렌치는 상기 필라의 행들 사이의 상기 행 간격을 정의하는, 메모리 디바이스.
  31. 청구항 28에 있어서,
    상기 어레이 트렌치는 제1 폭을 가지며, 상기 주변 트렌치는 상기 제1 폭 보다 큰 제2 폭을 가지는, 메모리 디바이스.
  32. 청구항 28에 있어서,
    상기 게이트 라인은 상기 어레이 트렌치 및 상기 주변 트렌치에 증착된 금속을 포함하고, 상기 금속은 적어도 각 포스트의 중간 부분을 완전히 둘러싸고 있고, 상기 열 트렌치에 증착된 상기 금속은 상기 주변 트렌치의 전체 폭에 걸쳐 이어지지 않는, 메모리 디바이스.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8148222B2 (en) 2009-12-10 2012-04-03 Micron Technology, Inc. Cross-point diode arrays and methods of manufacturing cross-point diode arrays
US8686492B2 (en) * 2010-03-11 2014-04-01 Spansion Llc Non-volatile FINFET memory device and manufacturing method thereof
KR102008317B1 (ko) * 2012-03-07 2019-08-07 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
US9627611B2 (en) 2012-11-21 2017-04-18 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
KR20150020847A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 3차원 반도체 장치, 이를 구비하는 저항 변화 메모리 장치, 및 그 제조방법
US9082966B2 (en) * 2013-09-26 2015-07-14 Micron Technology, Inc. Methods of forming semiconductor devices and structures with improved planarization, uniformity
US10361270B2 (en) * 2013-11-20 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire MOSFET with different silicides on source and drain
US9673054B2 (en) * 2014-08-18 2017-06-06 Micron Technology, Inc. Array of gated devices and methods of forming an array of gated devices
US9780208B1 (en) * 2016-07-18 2017-10-03 Globalfoundries Inc. Method and structure of forming self-aligned RMG gate for VFET
WO2018089351A1 (en) * 2016-11-08 2018-05-17 Applied Materials, Inc. Geometric control of bottom-up pillars for patterning applications
EP3676877A4 (en) 2017-08-31 2021-09-01 Micron Technology, Inc. SEMICONDUCTOR COMPONENTS, TRANSISTORS AND ASSOCIATED METHODS FOR CONTACTING METAL OXIDE SEMICONDUCTOR COMPONENTS
US10943953B2 (en) 2017-08-31 2021-03-09 Micron Technology, Inc. Semiconductor devices, hybrid transistors, and related methods
US10658243B2 (en) 2018-06-07 2020-05-19 Globalfoundries Inc. Method for forming replacement metal gate and related structures
US10707215B2 (en) 2018-08-22 2020-07-07 Micron Technology, Inc. Methods of forming semiconductor devices, and related semiconductor devices, memory devices, and electronic systems
US10943819B2 (en) * 2018-12-20 2021-03-09 Nanya Technology Corporation Semiconductor structure having a plurality of capped protrusions
CN109727983B (zh) * 2018-12-29 2020-10-09 上海华力微电子有限公司 Nor闪存及其制造方法
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US11652151B2 (en) * 2021-07-28 2023-05-16 Nanya Technology Corporation Semiconductor device structure with fine conductive contact and method for preparing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060097304A1 (en) 2004-11-08 2006-05-11 Jae-Man Yoon Semiconductor memory devices including a vertical channel transistor and methods of manufacturing the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4515455A (en) * 1983-04-04 1985-05-07 Northmore James E Camera movement synchronizing apparatus
US5629546A (en) * 1995-06-21 1997-05-13 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6825058B2 (en) * 2001-06-28 2004-11-30 Sharp Laboratories Of America, Inc. Methods of fabricating trench isolated cross-point memory array
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US6724029B2 (en) * 2002-02-21 2004-04-20 International Business Machines Corporation Twin-cell flash memory structure and method
JP2004039866A (ja) * 2002-07-03 2004-02-05 Toshiba Corp 半導体装置及びその製造方法
US6831854B2 (en) * 2002-08-02 2004-12-14 Unity Semiconductor Corporation Cross point memory array using distinct voltages
US6753561B1 (en) * 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
TW589753B (en) * 2003-06-03 2004-06-01 Winbond Electronics Corp Resistance random access memory and method for fabricating the same
US7041598B2 (en) * 2003-06-25 2006-05-09 Hewlett-Packard Development Company, L.P. Directional ion etching process for patterning self-aligned via contacts
US7190616B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
KR100576369B1 (ko) * 2004-11-23 2006-05-03 삼성전자주식회사 전이 금속 산화막을 데이타 저장 물질막으로 채택하는비휘발성 기억소자의 프로그램 방법
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
US7515455B2 (en) 2006-03-17 2009-04-07 Qimonda North America Corp. High density memory array for low power application
US7511984B2 (en) * 2006-08-30 2009-03-31 Micron Technology, Inc. Phase change memory
US8487450B2 (en) * 2007-05-01 2013-07-16 Micron Technology, Inc. Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
KR100912965B1 (ko) * 2007-12-24 2009-08-20 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US8148222B2 (en) 2009-12-10 2012-04-03 Micron Technology, Inc. Cross-point diode arrays and methods of manufacturing cross-point diode arrays

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060097304A1 (en) 2004-11-08 2006-05-11 Jae-Man Yoon Semiconductor memory devices including a vertical channel transistor and methods of manufacturing the same
KR20060041415A (ko) * 2004-11-08 2006-05-12 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법

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