CN102446816A - 分裂栅型存储器件有源区接触孔制作方法 - Google Patents
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Abstract
本发明提供的分裂栅型存储器件的有源区接触孔制作方法，基本步骤包括：提供待制作接触孔的分裂栅型半存储器结构，包括形成于半导体衬底上阵列排布的存储单元以及间隔设置于存储阵列中的连接区域，相邻列的存储单元之间共用公共源极；在所述连接区域中，相邻列栅极结构之间的公共源极表面形成有绝缘介质层，所述栅极结构包括控制栅以及位于其上的栅硬掩模层；仅采用一次等离子刻蚀工艺刻蚀所述栅硬掩模层以及绝缘介质层，同时暴露出控制栅以及公共源极；然后形成层间介质层，并在层间介质层中制作分别与所述控制栅以及公共源极连接的接触孔。本发明简化了工艺流程，缩短了工艺周期，并降低了工艺成本。
Description
技术领域
本发明涉及半导体技术领域，更为具体的，本发明涉及一种分裂栅存储单元的有源区接触孔制作方法。
背景技术
非易失性存储器件典型地分类为NAND型和NOR型，分别具有高度集成以及高速工作的特点。其中NOR型非易失性存储器件中，多个存储单元由一条字线所控制读写，单个存储单元连接在位线以及公共源极线之间。NOR型非易失性存储器件具有高存储器单元电流且能够高速工作的优点。但是其公共源极线以及字线等占据器件的较大面积，对高密度集成造成了困难。
为了解决上述问题，现有一种称为分裂栅型架构的非易失性存储器件。如申请号为200610128673.0的中国专利，即公开了一种典型的分裂栅型存储器件及其制作方法，图1为上述分裂栅型存储器件的俯视示意图，，所述分裂栅型存储器件包括阵列排布的存储单元101，相邻列的存储单元101之间共用公共源极102。通常为降低器件的集成难度，存储阵列中各列存储单元101的栅极结构延伸连接形成栅桥，而每隔若干个存储单元101设置一个连接区域I用于制作接触孔，与上述栅桥以及公共源极电连接。
图2为图1中所示存储单元(沿A-A’线)的剖面结构示意图，如图2所示，所述存储单元101的栅极结构包括浮栅103及其上方的控制栅104。相邻列存储单元101栅极结构之间位于公共源极102表面，形成有绝缘介质层105，所述绝缘介质层105还延伸至浮栅103的底部作为栅介质层。
图3为图1中所示连接区域(沿B-B’线)的剖面结构示意图，如图3所示，与存储单元不同，连接区域简化了相关结构，其栅极结构仅包括控制栅104，其底部未形成浮栅103。所述控制栅104以及公共源极102分别通过接触孔201、接触孔202连接至上层金属层，例如位线、公共源极线等(图中未示出)。
现有的分裂栅型存储器件的有源区接触孔制作方法，如下所示：
参考图4，首先提供待制作接触孔的分裂栅型半存储器结构，所述半存储器结构包括半导体衬底100，形成于半导体衬底上阵列排布的存储单元101以及间隔设置于存储阵列中的连接区域I，各列存储单元101的栅极结构延伸连接构成栅桥，相邻列存储单元101之间共用公共源极102。
图5为图4所示连接区域(沿C-C’线)的剖面结构示意图，如图5所示，在连接区域内，栅极结构仅包括控制栅104以及位于控制栅104顶部的栅硬掩模层107，其中所述栅硬掩模层107用于分裂栅型存储器件的前续制作工艺中，刻蚀形成分裂栅极结构时，作为刻蚀掩模；所述公共源极102的表面仅形成有绝缘介质层105。所述有源区接触孔制作方法即在上述连接区域内制作接触孔，分别与控制栅104以及公共源极102电连接。
参考图6，在所述控制栅104以及栅硬掩模层107的侧面采用常规的侧壁形成工艺，形成绝缘侧壁108。
参考图7，制作第一层光刻掩模，采用第一步等离子刻蚀工艺，刻蚀去除位于公共源极102表面的绝缘介质层105，暴露出公共源极102。
参考图8，制作第二层光刻掩模，采用第二步等离子刻蚀工艺，刻蚀部分栅硬掩模层107，暴露出控制栅104。
参考图9，在上述步骤形成的半导体结构表面沉积形成层间介质层109，并在层间介质层109内刻蚀形成通孔，通孔的底部露出控制栅104以及公共源极102。
参考图10，在所述通孔内填充互连金属，形成分别与控制栅104以及公共源极102连接的接触孔201、接触孔202。然后在层间介质层109的表面制作上层金属层，将控制栅104以及公共源极102分别电连接至位线或公共源极线。
现有的分裂栅存储器件有源区的接触孔制作方法中，暴露出公共源极102以及控制栅104，需要进行两次等离子刻蚀工艺，工艺周期较长，工艺流程复杂。且由于公共源极102的区域宽度以及栅极结构中控制栅103的顶部尺寸限制，各次等离子刻蚀工艺所用的光刻掩模，其开口较小，因此制作难度较大，工艺成本较高。
发明内容
本发明解决的问题是提供一种分裂栅存储器件的有源区接触孔制作方法，以降低工艺成本，简化工艺流程。
本发明提供的分裂栅型存储器件的有源区接触孔制作方法，基本步骤包括：
提供待制作接触孔的分裂栅型半存储器结构，包括形成于半导体衬底上阵列排布的存储单元以及间隔设置于存储阵列中的连接区域，相邻列的存储单元之间共用公共源极；在所述连接区域中，相邻列栅极结构之间的公共源极表面形成有绝缘介质层，所述栅极结构包括控制栅以及位于其上的栅硬掩模层；
在所述半存储器结构表面形成光刻掩模，所述光刻掩模暴露出连接区域中相邻列栅极结构及其之间公共源极所在区域；
采用等离子刻蚀工艺刻蚀所述栅硬掩模层以及绝缘介质层，同时暴露出控制栅以及公共源极；
形成层间介质层，并在层间介质层中制作分别与所述控制栅以及公共源极连接的接触孔。
其中，所述栅硬掩模层的厚度大于绝缘介质层的厚度；所述等离子刻蚀工艺对栅硬掩模层刻蚀速率大于对绝缘介质层的刻蚀速率。
作为一个可选的方案，所述栅硬掩模层为氮化硅-氧化硅-氮化硅复合结构，所述绝缘介质层为氧化硅材质。所述等离子刻蚀的刻蚀气体为CF4、CHF3以及Ar混合气体。在等离子刻蚀工艺中，调节通入刻蚀气体的气体流量比，实时控制对栅硬掩模层以及绝缘介质层的刻蚀速率，以同时暴露出所述控制栅以及公共源极。
作为另一个可选方案，所述栅硬掩模层为氮化硅材质，所述绝缘介质层为氧化硅材质。所述等离子刻蚀的刻蚀气体为CF4、CHF3以及Ar混合气体。根据栅硬掩模层以及绝缘介质层的厚度，确定所述等离子刻蚀工艺的选择刻蚀比，从而进一步确定通入刻蚀气体的气体流量比。具体的，所述栅硬掩模层与绝缘介质层的厚度比为5∶1，所述CF4、CHF3以及Ar混合气体的流量比为2∶5∶1～2∶8∶1。
在暴露出控制栅以及公共源极后，还包括去除光刻掩模，在剩余的栅极结构侧面形成绝缘侧壁。
与现有技术相比，本发明制作方法中仅经过一次等离子刻蚀工艺，同时暴露出控制栅以及公共源极，简化了工艺流程，缩短了工艺周期。且所用光刻掩模的开口区域较大，制作较为容易，进一步降低工艺成本。
附图说明
图1是现有分裂栅型存储器件的俯视示意图；
图2为图1所示存储单元的剖面结构示意图；
图3为图1所示连接区域的剖面结构示意图；
图4至图10是现有分裂栅型存储器件有源区接触孔制作方法的示意图；
图11是本发明所述分裂栅型存储器件有源区接触孔制作方法的流程图；
图12至图17是本发明实施例的接触孔制作方法的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有技术中在制作分裂栅型存储器件有源区接触孔时，需要进行两次等离子刻蚀工艺，以分步暴露出控制栅以及公共源极，工艺流程较为复杂。且由于公共源极的区域宽度以及栅极结构中控制栅的顶部尺寸限制，各次等离子刻蚀工艺所用的光刻掩模的开口较小，制作难度较大。
针对上述问题，本发明提供一种分裂栅型存储器件有源区接触孔制作方法，参考图11示出了本发明所述制作方法的流程示意图。基本流程包括以下步骤：
S1、提供与现有技术相同的分裂栅型半存储器结构，所述半存储器件结构已完成了分裂栅的刻蚀，基本结构包括：形成于半导体衬底上阵列排布的存储单元以及间隔设置于存储阵列中的连接区域，相邻列存储单元之间共用公共源极。在所述连接区域中，位于相邻列栅极结构之间的公共源极表面形成有绝缘介质层，而所述栅极结构仅包括控制栅以及位于其上的栅硬掩模层。
S2、在所述分裂栅型半存储器结构上形成光刻掩模，所述光刻掩模暴露出连接区域中相邻列栅极结构及其之间公共源极所在区域。
S3、采用等离子刻蚀工艺刻蚀所述栅硬掩模层以及绝缘介质层，同时暴露出控制栅以及公共源极。
其中，等离子刻蚀的对象包括控制栅顶部的栅硬掩模层以及公共源极表面的绝缘介质层。通常栅硬掩模层的厚度要远大公共源极表面的绝缘介质层厚度，且材质相异，因此可以利用等离子刻蚀对不同材质的选择刻蚀比，调节上述等离子刻蚀对栅硬掩模层以及绝缘介质层的刻蚀速率，并且使得栅硬掩模层的刻蚀速率大于绝缘介质层的刻蚀速率，从而同时完成对栅硬掩模层以及绝缘介质层的刻蚀。
S4、在前步骤形成的半导体结构表面形成层间介质层，并在层间介质层内制作与所述控制栅以及公共源极连接的接触孔。其中在形成层间介质层前，还应当包括去除光刻掩模，并在剩余的栅极结构侧面形成绝缘侧壁的步骤。
下面结合一个具体的实施例进一步描述本发明方法的各步骤。
参考图12至图17，示出了本发明分裂栅型存储器件有源区接触孔制作方法一个具体实施例的示意图。
假设提供与现有技术图4所示相同的分裂栅型半存储器结构，所述分裂栅型半存储器结构包括：半导体衬底，形成于半导体衬底上且阵列排布的存储单元，间隔设置于存储阵列中的连接区域。其中，各列存储单元的栅极结构延伸连接构成栅桥，相邻列存储单元共用公共源极。
参考图12，所述连接区域中，栅极结构包括控制栅301以及位于其上的栅硬掩模层302，所述公共源极400位于相邻栅极结构之间的半导体衬底300内，且表面形成有绝缘介质层401。
具体的，在实际的非易失性存储器中，控制栅301用于控制数据的存储与读写，主要体现为在存储单元中控制底部的浮栅中(例如氧化硅-氮化硅-氧化硅ONO层等结构，连接区域中并未包括)电子的注入或者擦除。
根据背景技术可知，所述控制栅301顶部的栅硬掩模层302是在前续工艺中进行分裂栅刻蚀时作为定义栅极结构图形的掩模使用，而公共源极400表面的绝缘介质层401则是作为浮栅等结构的栅介质层，而延伸于半导体衬底300表面。在连接区域内，则位于控制栅301的底部，使得控制栅301与半导体衬底300相隔绝。
所述栅硬掩模层302可以为单层结构也可以为复合结构，通常其厚度要远大于绝缘介质层401的厚度，且两者材质存在区别，例如硬掩模层多采用较为致密的氮化硅，而作为栅介质层的绝缘介质层多采用氧化硅。本实施例中，所述栅硬掩模层302的材质为氮化硅，厚度范围分别为
所述绝缘介质层401的材质为氧化硅，厚度范围为
本发明所述分裂栅型存储器件的有源区接触孔，包括分别与控制栅301以及公共源极400电连接的接触孔，用于将控制栅301以及公共源极400连接至相应的位线或公共源极线上。
参考图13，在上述分裂栅型半存储器结构的表面涂覆光刻胶500，并图形化所述光刻胶500作为光刻掩模，形成暴露出相邻栅极结构及其之间公共源极所在区域的开口，作为后续等离子刻蚀工艺的刻蚀窗口。
具体的，在涂覆光刻胶时，所述光刻胶500底部应当还形成有底部抗反射层(未示出)。此外，在图形化所述光刻胶500时，为了避免对准的偏移而暴露出栅极结构相对于公共源极的另一侧，上述开口无须完全暴露出栅极结构的顶部，可以在光刻胶500底部保留部分栅硬掩模层302，而仅需要暴露出足够的顶部面积，以满足后续工艺制作接触孔时的对准要求即可。
与现有技术中仅暴露出控制栅或者公共源极所在区域的各光刻掩模相比，本发明所采用的光刻掩模，图形化后的开口较大，包括了相邻栅极结构及其之间的公共源极所在区域，且开口边缘部分的对准要求较低，因此在光刻掩模的制作难度上低于现有技术。
参考图14，在上述刻蚀窗口内，采用等离子刻蚀工艺刻蚀所述栅极结构及其之间公共源极所在区域，同时暴露出控制栅301以及公共源极400。
具体的，本实施例中所述等离子刻蚀采用的刻蚀气体为CF4、CHF3以及Ar混合气体，其中分别通过改变CF4、CHF3气体的含量，可以调整对氧化硅或氮化硅的选择刻蚀比，从而使得对栅硬掩模层302的刻蚀速率大于对绝缘介质层401的刻蚀速率，实现同时完成刻蚀并暴露出控制栅301以及公共源极400的需求。例如本实施例中，由于栅硬掩模层302的厚度为绝缘介质层401的5倍，可以调节CF4、CHF3以及Ar混合气体的流量比为2∶5∶1～2∶8∶1，以满足在等离子刻蚀过程中，栅硬掩模层302的刻蚀速率也是绝缘介质层401的刻蚀速率的5倍，并预先根据已知的厚度，设定等离子刻蚀的时间，使得控制栅301以及公共源极400被同时暴露出。
参考图15，去除所述光刻胶500，并在剩余的栅极结构的侧面形成绝缘侧壁600。
具体的，可以采用灰化工艺去除光刻胶500。所述剩余的栅极结构包括控制栅301及其顶部在前续等离子刻蚀工艺中位于光刻胶500底部而残留的栅硬掩模层302。所述绝缘侧壁600可以采用常规的侧壁形成工艺进行制作，材质可以选用氮化硅等。
参考图16，在图15所示半导体结构的表面形成层间介质层700，并采用等离子刻蚀在所述层间介质层700内形成通孔701以及通孔702，所述通孔701的底部露出控制栅301，所述通孔702的底部露出公共源极400。
参考图17，在所述通孔701以及通孔702内填充互连金属，形成相应的接触孔801以及接触孔802，分别连接控制栅301以及公共源极400，完成本发明所述有源区接触孔的制作。然后在所述层间介质层700的表面制作上层的互连金属层(包括位线、公共源极线等，未示出)，所述接触孔将控制栅301以及公共源极400分别与位线以及公共源极线电连接。
本发明所述制作方法中体现本发明特点的最重要部分，是在同一刻蚀窗口(即光刻掩模的开口)进行等离子刻蚀工艺，同时暴露出控制栅301以及公共源极400。上述实施例仅以单层结构的栅硬掩模层302为例，可以事先根据不同材质、厚度的栅硬掩模层302以及绝缘介质层401，计算所需的选择刻蚀比，并进一步选择相应的刻蚀气体的气体流量比，以实现同步的刻蚀。在整个等离子刻蚀过程中，对44栅硬掩模层302的刻蚀速率以及对绝缘介质层401的刻蚀速率分别是均匀一致的，并不需要变化刻蚀气体的气体流量比。
但在其余实施例中，所述栅硬掩模层302通常还会选择复合结构，例如氮化硅-正硅酸乙酯有机氧化层(TEOS)-氮化硅层也是常用的硬掩模结构。在这种情况下，固定刻蚀气体成分以及相关工艺参数的等离子刻蚀对栅硬掩模层302的刻蚀速率并不是始终一致的。因此需要在具体的刻蚀工艺中，根据各层的厚度以及材质，通过改变刻蚀气体的成分实时调节对栅硬掩模层302以及绝缘介质层402的选择刻蚀比，例如提高CHF3气体的含量可以加速对氮化硅的刻蚀，而提高CF4气体的含量可以加速对氧化硅的刻蚀等，最终使得栅硬掩模层302以及绝缘介质层401可以被同步地刻蚀同时暴露出底部的控制栅以及公共源极。上述通过改变刻蚀气体成分实时调节选择刻蚀比的具体方法，本领域技术人员应当可以通过计算或者有限次的试验而容易实施。此外本发明并不局限于上述刻蚀气体类型，还可以根据刻蚀对象的具体材质拓展至其他的常见刻蚀气体的应用。
综上所述，本发明与现有技术相比仅仅采用一次光刻工艺，同时暴露出控制栅以及公共源极以便于接触孔的制作，简化了工艺流程，缩短了工艺时间，且所使用的光刻掩模由于开口区域较大因而更易于制作，能够有效地降低工艺成本。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (11)
1.一种分裂栅型存储器件的有源区接触孔制作方法，其特征在于，包括：
提供待制作接触孔的分裂栅型半存储器结构，包括形成于半导体衬底上阵列排布的存储单元以及间隔设置于存储阵列中的连接区域，相邻列的存储单元之间共用公共源极；在所述连接区域中，相邻列栅极结构之间的公共源极表面形成有绝缘介质层，所述栅极结构包括控制栅以及位于其上的栅硬掩模层；
在所述半存储器结构表面形成光刻掩模，所述光刻掩模暴露出连接区域中相邻列栅极结构及其之间公共源极所在区域；
采用等离子刻蚀工艺刻蚀所述栅硬掩模层以及绝缘介质层，同时暴露出控制栅以及公共源极；
形成层间介质层，并在层间介质层中制作分别与所述控制栅以及公共源极连接的接触孔。
2.如权利要求1所述的制作方法，其特征在于，所述栅硬掩模层的厚度大于绝缘介质层的厚度。
3.如权利要求2所述的制作方法，其特征在于，所述等离子刻蚀工艺对栅硬掩模层刻蚀速率大于对绝缘介质层的刻蚀速率。
4.如权利要求2所述的制作方法，其特征在于，所述栅硬掩模层为氮化硅-氧化硅-氮化硅复合结构，所述绝缘介质层为氧化硅材质。
5.如权利要求4所述的制作方法，其特征在于，所述等离子刻蚀的刻蚀气体为CF4、CHF3以及Ar混合气体。
6.如权利要求5所述的制作方法，其特征在于，在等离子刻蚀工艺中，调节通入刻蚀气体的气体流量比，实时控制对栅硬掩模层以及绝缘介质层的刻蚀速率，以同时暴露出所述控制栅以及公共源极。
7.如权利要求2所述的制作方法，其特征在于，所述栅硬掩模层为氮化硅材质，所述绝缘介质层为氧化硅材质。
8.如权利要求7所述的制作方法，其特征在于，所述等离子刻蚀的刻蚀气体为CF4、CHF3以及Ar混合气体。
9.如权利要求8所述的制作方法，其特征在于，根据栅硬掩模层以及绝缘介质层的厚度，确定所述等离子刻蚀工艺对栅硬掩模层以及绝缘介质层的选择刻蚀比，从而进一步确定通入刻蚀气体的气体流量比。
10.如权利要求9所述的制作方法，其特征在于，所述栅硬掩模层与绝缘介质层的厚度比为5∶1，所述CF4、CHF3以及Ar混合气体的流量比为2∶5∶1～2∶8∶1。
11.如权利要求1所述的制作方法，其特征在于，在暴露出控制栅以及公共源极后，还包括去除光刻掩模，在剩余的栅极结构侧面形成绝缘侧壁。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20121115 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121115 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120509 |