KR20100078964A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 랜딩 플러그와 접합 영역간의 접촉 면적을 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 반도체 기판과, 상기 반도체 기판 내에 게이트 형성 부분 및 접합 영역 형성 부분을 포함한 활성 영역을 정의하도록 형성되며, 상기 활성 영역의 접합 영역 형성 부분이 돌출되도록 상기 접합 영역 형성 부분에 인접한 부분이 리세스된 소자분리막과, 상기 소자분리막 및 활성 영역 상에 형성된 게이트들과, 상기 돌출된 활성 영역의 접합 영역 형성 부분 및 이에 인접한 리세스된 소자분리막 부분 상에 상기 돌출된 활성 영역의 접합 영역 형성 부분을 감싸도록 형성된 에피 실리콘층 및 상기 에피 실리콘층 상에 상기 게이트들 사이의 공간을 매립하도록 형성된 도전막을 포함한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 보다 상세하게는, 랜딩 플러그와 접합 영역간의 접촉 면적을 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
주지된 바와 같이, 디램과 같은 반도체 소자에서 랜딩 플러그는 트랜지스터의 접합 영역과 비트라인 및 캐패시터를 전기적으로 연결시켜주는 콘택용 플러그의 일종이다.
그런데, 반도체 소자의 크기가 감소하고 고집적화됨에 따라 콘택 면적이 감소하여 콘택 저항의 증가 및 동작전류의 감소 현상이 나타나고 있다. 이로 인해, 반도체 소자의 tWR(Write Recovery Time) 및 리프레쉬 특성이 불량해지는 등 소자 특성의 열화가 유발된다.
한편, 디자인 룰이 감소됨에 따라 랜딩 플러그의 콘택 면적이 게이트들 사이의 면적으로 제한되기 때문에, 랜딩 플러그와 콘택 플러그간의 콘택 마진이 감소하여 콘택 저항이 점점 증가되는 문제가 있다.
그래서, 소자의 콘택 저항을 낮추고 동작 전류를 향상시키기 위해 기판 접합 영역에 도핑된 불순물의 농도를 높이거나, 또는, 콘택 물질인 폴리실리콘막 내에 도핑된 불순물의 농도를 높이는 방법이 사용되고 있으나, 이는, 리프레쉬 특성을 열화시키는 원인이 되므로, 리프레쉬 특성 열화 없이 콘택 저항을 개선할 수 있는 방법이 필요하다.
본 발명은 랜딩 플러그와 접합 영역간의 접촉 면적을 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 콘택 저항을 감소시킴으로써, 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
일 견지에서, 본 발명의 실시예에 따른 반도체 소자는, 반도체 기판과, 상기 반도체 기판 내에 게이트 형성 부분 및 접합 영역 형성 부분을 포함한 활성 영역을 정의하도록 형성되며, 상기 활성 영역의 접합 영역 형성 부분이 돌출되도록 상기 접합 영역 형성 부분에 인접한 부분이 리세스된 소자분리막과, 상기 소자분리막 및 활성 영역 상에 형성된 게이트들과, 상기 돌출된 활성 영역의 접합 영역 형성 부분 및 이에 인접한 리세스된 소자분리막 부분 상에 상기 돌출된 활성 영역의 접합 영역 형성 부분을 감싸도록 형성된 에피 실리콘층 및 상기 에피 실리콘층 상에 상기 게이트들 사이의 공간을 매립하도록 형성된 도전막을 포함한다.
상기 게이트 길이 방향으로 단면에서 보았을 때, 상기 에피 실리콘층과 도전막의 측면이 요철 형상을 갖도록 상기 에피 실리콘층은 상기 도전막보다 큰 폭을 갖는다.
본 발명의 실시예에 따른 반도체 소자는, 상기 반도체 기판의 소자분리막 상에 상기 게이트 및 게이트들 사이의 도전막 부분이 노출되도록 형성된 층간 절연막을 더 포함한다.
상기 도전막은 폴리실리콘막이다.
상기 리세스된 소자분리막의 리세스 깊이는 50∼500Å이다.
다른 견지에서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 게이트 형성 부분 및 접합 영역 형성 부분을 포함한 활성 영역을 정의하는 소자분리막을 형성하는 단계와, 상기 활성 영역의 게이트 형성 부분 상에 게이트를 형성하는 단계와, 상기 활성 영역의 접합 영역 형성 부분이 돌출되도록 상기 활성 영역의 접합 영역 형성 부분에 인접한 소자분리막 부분을 리세스하는 단계와, 상기 돌출된 활성 영역의 접합 영역 형성 부분 및 이에 인접한 리세스된 소자분리막 부분 상에 상기 돌출된 활성 영역의 접합 영역 형성 부분을 감싸도록 에피 실리콘층을 형성하는 단계 및 상기 에피 실리콘층 상에 상기 게이트들 사이의 공간을 매립하도록 도전막을 형성하는 단계를 포함한다.
상기 게이트 길이 방향으로 단면에서 보았을 때, 상기 에피 실리콘층과 도전막의 측면이 요철 형상을 갖도록 상기 에피 실리콘층은 상기 도전막보다 큰 폭을 갖는다.
상기 소자분리막을 리세스하는 단계는 습식 식각 방식으로 수행한다.
상기 습식 식각 방식은 HF 용액 및 BOE(Buffered Oxide Etchant)용액을 사용하여 수행한다.
상기 에피 실리콘층은 300∼900℃의 온도에서 형성한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 상기 에피 실리콘층을 형성하는 단계 후, 그리고, 도전막을 형성하는 단계 전, 상기 반도체 기판 상에 상기 게이트 및 에피 실리콘층을 덮도록 층간 절연막을 형성하는 단계 및 상기 게이트 및 에피 실리콘층이 노출되도록 상기 층간 절연막을 식각하여 랜딩 플러그용 홀을 형성하는 단계를 더 포함한다.
본 발명은 활성 영역의 접합 영역 형성 부분이 돌출되도록 상기 활성 영역의 접합 영역 형성 부분에 인접한 소자분리막을 선택적으로 리세스한 다음, 돌출된 활성 영역의 접합 영역 형성 부분을 감싸도록 에피 실리콘층을 형성시키고, 상기 에피 실리콘층 상에 랜딩 플러그를 형성한다.
이렇게 함에 따라, 본 발명은 돌출된 활성 영역의 접합 영역 형성 부분으로 인해 랜딩 플러그와 접합 영역간의 접촉 면적을 증가시켜 셀의 콘택 저항을 감소시킬 수 있으며, 그래서, 소자의 동작 특성을 향상시킬 수 있다.
또한, 본 발명은 돌출된 활성 영역의 접합 영역 형성 부분으로 인해 랜딩 플러그와 접합 영역간의 접촉 면적이 증가되었기 때문에, 상기 에피 실리콘층을 형성시키기 위한 타겟을 높게 잡을 필요가 없으며, 결과적으로, 본 발명은 상기 에피 실리콘층간의 브릿지 현상을 완화시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
여기서, 도면부호 100은 반도체 기판을, 100a는 활성영역을, J/R은 접합영역 형성 부분을, G/R은 게이트 형성 부분을, G는 게이트를, 그리고, S는 스페이서를 각각 나타낸다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도 1의 A―A´선 및 B―B´선에 따라 절단하고, 랜딩 플러그 형성 공정 및 층간 절연막 형성 공정이 수행된 결과물을 도시한 단면도이다. 여기서, (i)는 게이트 폭 방향에 따라 절단한 단면도이고, (ii)는 게이트 길이 방향에 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100) 내에 게이트 형성 부분(G/R) 및 접합 영역 형성 부분(J/R)을 포함한 활성 영역(100a)을 정의하며, 상기 접합 영역 형성 부분(J/R)에 인접한 부분이 리세스된 소자분리막(102)이 형성되어 있다. 상기 리세스된 소자분리막(102)의 리세스 깊이는 약 50∼500Å이다.
상기 활성 영역(100a)의 접합 영역 형성 부분(J/R) 및 이에 인접한 리세스된 소자분리막(102) 부분 상에 에피 실리콘층(104)이 형성되어 있으며, 상기 활성 영역(100a)의 게이트 형성 부분(G/R) 및 이에 인접한 소자분리막(102) 부분 상에 게이트(G)가 형성되어 있다. 상기 게이트(G)의 양측벽에는 질화막으로 이루어진 스페 이서(S)가 형성되어 있다.
상기 반도체 기판(100) 상에 상기 에피 실리콘층(104)을 노출하며 랜딩 플러그용 홀(H)을 갖는 층간 절연막(106)이 형성되어 있다. 상기 층간 절연막(106)은 산화막으로 이루어진다. 상기 랜딩 플러그용 홀(H)의 표면 상에 질화막으로 이루어진 라이너 절연막(108)이 형성되어 있다. 상기 에피 실리콘층(104) 상에 상기 게이트(G)들 사이의 공간을 매립하도록 상기 랜딩 플러그용 홀(H) 내에 폴리실리콘막으로 이루어진 도전막(110)이 형성되어 있다. 이로써, 상기 에피 실리콘층(104) 및 도전막(110)을 포함하는 랜딩 플러그(LP)가 형성된다.
한편, 본 발명의 실시예에 따른 반도체 소자에서, 상기 게이트(G) 길이 방향으로 단면에서 보았을 때, 상기 에피 실리콘층(104)과 도전막(110)의 측면이 요철 형상을 갖도록 상기 에피 실리콘층(104)은 상기 도전막(110)보다 큰 폭을 갖기 때문에, 즉, 상기 리세스된 소자분리막(102)의 표면으로부터 돌출된 활성 영역(100a)의 접합 영역 형성 부분으로 인해 상기 랜딩 플러그(LP)와 활성 영역(100a)간의 접촉 면적을 증가시켜 콘택 저항을 감소시킬 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 소자는 콘택 저항을 감소시킴으로써, 향상된 소자의 동작 특성을 갖는다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 내에 게이트 형성 부분 및 접합 영역 형성 부분을 포함한 활성 영역(100a)을 정의하는 소자분리막(102)을 형성한다. 그 런 다음, 상기 소자분리막(102)을 포함한 활성 영역(100a)의 게이트 형성 부분(G/R) 상에 게이트(G)를 형성한 후, 상기 게이트(G)의 양측벽에 스페이서(S)를 형성한다. 상기 게이트(G)는 게이트 절연막, 게이트 도전막 및 하드마스크막의 적층 구조로 형성하며, 상기 스페이서(S)는 질화막의 단일막, 또는 산화막 및 질화막의 적층막으로 형성한다.
여기서, 미도시된 게이트 형성 부분 및 접합 영역 형성 부분의 도면 부호는 도 1을 참조한다. 도면부호 J/R은 접합영역 형성 부분을, 그리고, G/R은 게이트 형성 부분을 각각 칭한다.
도 3b를 참조하면, 상기 게이트(G)에 의해 노출되며, 상기 활성 영역(100a)의 접합 영역 형성 부분(J/R)에 인접한 소자분리막(102) 부분을 선택적으로 습식 식각 방식을 통해 리세스하여 상기 활성 영역(100a)의 접합 영역 형성 부분(J/R)을 돌출시킨다. 상기 습식 식각 방식은 HF 용액 및 BOE(Buffered Oxide Etchant) 용액을 사용하여 수행하며, 상기 리세스된 소자분리막(102)의 리세스 깊이는 약 50∼500Å이다.
도 3c를 참조하면, 상기 스페이서(S)를 포함한 게이트(G) 양측의 돌출된 활성 영역(100a)의 접합 영역 형성 부분(J/R) 및 이에 인접한 리세스된 소자분리막(102) 부분 상에 상기 돌출된 활성 영역(100a)의 접합 영역 형성 부분(J/R)을 감싸도록 에피 실리콘층(104)을 형성한다. 상기 에피 실리콘층(104)은, 예컨대, SEG(Selective Epitaxial Growth) 공정을 통하여 300∼900℃의 온도에서 형성한다.
도 3d를 참조하면, 상기 반도체 기판(100) 상에 상기 게이트(G) 및 에피 실 리콘층(104)을 덮도록 산화막 재질로 이루어진 층간 절연막(106)을 형성한 후, 상기 에피 실리콘층(104)이 노출되도록 상기 층간 절연막(106)을 식각하여 랜딩 플러그용 홀(H)을 형성한다.
도 3e를 참조하면, 상기 게이트(G) 양측벽에 형성된 스페이서(S) 및 랜딩 플러그용 홀(H)의 표면 상에 질화막으로 이루어진 라이너 절연막(108)을 형성한 후, 상기 에피 실리콘층(104) 상에 상기 게이트(G)들 사이의 공간을 매립하도록 상기 랜딩 플러그용 홀(H) 내에 폴리실리콘막으로 이루어진 도전막(110)이 형성한다.
그런 다음, 상기 도전막(110)을 상기 게이트(G) 및 층간 절연막(106)이 노출되도록 CMP(Chemical mechanical polishing)하여 상기 돌출된 활성 영역(100a)의 접합 영역 형성 부분(J/R) 상에 상기 에피 실리콘층(104) 및 도전막(110)의 적층막으로 이루어진 랜딩 플러그(LP)를 형성한다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 게이트 길이 방향으로 단면에서 보았을 때, 상기 에피 실리콘층과 도전막의 측면이 요철 형상을 갖도록 상기 에피 실리콘층은 상기 도전막보다 큰 폭을 갖기 때문에, 즉, 상기 리세스된 소자분리막의 표면으로부터 돌출된 활성 영역의 접합 영역 형성 부분으로 인해 상기 랜딩 플러그와 활성 영역간의 접촉 면적을 증가시켜 셀의 콘택 저항을 감소시킬 수 있다.
또한, 본 발명은 돌출된 활성 영역의 접합 영역 형성 부분으로 인해 랜딩 플러그와 접합 영역간의 접촉 면적이 증가되었기 때문에, 상기 에피 실리콘층을 형성 시키기 위한 타겟을 높게 잡을 필요가 없으며, 그 결과, 본 발명은 상기 에피 실리콘층간의 브릿지 현상을 완화시켜 소자의 동작 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 정의되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도 1의 A―A´선 및 B―B´선에 따라 절단하고, 랜딩 플러그 형성 공정 및 층간 절연막 형성 공정이 수행된 결과물을 도시한 단면도이다.
(i)는 게이트 폭 방향에 따라 절단한 단면도이다.
(ii)는 게이트 길이 방향에 따라 절단한 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판 내에 게이트 형성 부분 및 접합 영역 형성 부분을 포함한 활성 영역을 정의하도록 형성되며, 상기 활성 영역의 접합 영역 형성 부분이 돌출되도록 상기 접합 영역 형성 부분에 인접한 부분이 리세스된 소자분리막;
    상기 소자분리막 및 활성 영역 상에 형성된 게이트들;
    상기 돌출된 활성 영역의 접합 영역 형성 부분 및 이에 인접한 리세스된 소자분리막 부분 상에 상기 돌출된 활성 영역의 접합 영역 형성 부분을 감싸도록 형성된 에피 실리콘층; 및
    상기 에피 실리콘층 상에 상기 게이트들 사이의 공간을 매립하도록 형성된 도전막;
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 길이 방향으로 단면에서 보았을 때, 상기 에피 실리콘층과 도전막의 측면이 요철 형상을 갖도록 상기 에피 실리콘층은 상기 도전막보다 큰 폭을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 반도체 기판의 소자분리막 상에 상기 게이트 및 게이트들 사이의 도전막 부분이 노출되도록 형성된 층간 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 리세스된 소자분리막의 리세스 깊이는 50∼500Å인 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판 내에 게이트 형성 부분 및 접합 영역 형성 부분을 포함한 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성 영역의 게이트 형성 부분 상에 게이트를 형성하는 단계;
    상기 활성 영역의 접합 영역 형성 부분이 돌출되도록 상기 활성 영역의 접합 영역 형성 부분에 인접한 소자분리막 부분을 리세스하는 단계;
    상기 돌출된 활성 영역의 접합 영역 형성 부분 및 이에 인접한 리세스된 소자분리막 부분 상에 상기 돌출된 활성 영역의 접합 영역 형성 부분을 감싸도록 에피 실리콘층을 형성하는 단계; 및
    상기 에피 실리콘층 상에 상기 게이트들 사이의 공간을 매립하도록 도전막을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 길이 방향으로 단면에서 보았을 때, 상기 에피 실리콘층과 도전막의 측면이 요철 형상을 갖도록 상기 에피 실리콘층은 상기 도전막보다 큰 폭을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 소자분리막을 리세스하는 단계는 습식 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 습식 식각 방식은 HF 용액 및 BOE(Buffered Oxide Etchant)용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 에피 실리콘층은 300∼900℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 에피 실리콘층을 형성하는 단계 후, 그리고, 도전막을 형성하는 단계 전,
    상기 반도체 기판 상에 상기 게이트 및 에피 실리콘층을 덮도록 층간 절연막을 형성하는 단계; 및
    상기 게이트 및 에피 실리콘층이 노출되도록 상기 층간 절연막을 식각하여 랜딩 플러그용 홀을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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