KR100552845B1 - 반도체 메모리 소자의 소자 분리 방법 및 이를 이용한플래쉬 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 소자 분리 방법 및 이를 이용한플래쉬 메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR100552845B1
KR100552845B1 KR1020030098359A KR20030098359A KR100552845B1 KR 100552845 B1 KR100552845 B1 KR 100552845B1 KR 1020030098359 A KR1020030098359 A KR 1020030098359A KR 20030098359 A KR20030098359 A KR 20030098359A KR 100552845 B1 KR100552845 B1 KR 100552845B1
Authority
KR
South Korea
Prior art keywords
forming
nitride film
trench
spacer
memory device
Prior art date
Application number
KR1020030098359A
Other languages
English (en)
Other versions
KR20050066875A (ko
Inventor
정성문
김점수
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030098359A priority Critical patent/KR100552845B1/ko
Priority to US11/019,352 priority patent/US7122428B2/en
Publication of KR20050066875A publication Critical patent/KR20050066875A/ko
Application granted granted Critical
Publication of KR100552845B1 publication Critical patent/KR100552845B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

반도체 메모리 소자의 소자 분리 방법과 플래쉬 메모리 소자의 제조 방법을 개시한다. 소자 분리 방법은, 반도체 기판 상에 패드 산화막을 형성하는 단계와, 패드 산화막 위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계와,질화막 패턴의 측벽에 스페이서를 형성하는 단계와, 질화막 및 스페이서를 마스크로 하여 반도체 기판에 트렌치를 형성하는 단계와,트렌치를 매립하는 소자 분리막을 형성하는 단계, 그리고 질화막 및 스페이서를 제거하여 상부가 네거티브한 프로파일을 갖는 소자 분리막을 완성하는 단계를 포함한다. 플래쉬 메모리 소자의 제조 방법은, 반도체 기판 상에 패드 산화막을 형성하는 단계와, 패드 산화막 위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계와,질화막 패턴의 측벽에 스페이서를 형성하는 단계와, 질화막 및 스페이서를 마스크로 하여 반도체 기판에 트렌치를 형성하는 단계와,트렌치를 매립하는 소자 분리막을 형성하는 단계와, 질화막 및 스페이서를 제거하여 상부가 네거티브한 프로파일을 갖는 소자 분리막을 완성하는 단계와, 반도체 기판의 전면에 도전층을 형성하는 단계와, 도전층의 상부를 제거하는 단계, 및 전면에 층간절연막을 형성하는 단계로 이루어진다.
플래쉬, 메모리, 소자, 분리, 플로팅 게이트, 트렌치, 질화막

Description

반도체 메모리 소자의 소자 분리 방법 및 이를 이용한 플래쉬 메모리 소자의 제조 방법{Device isolation method of a semiconductor memory device and method for fabricating a flash memory device}
도 1 내지 도 4는 본 발명에 의한 반도체 메모리 소자의 소자 분리 방법 및 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 메모리 소자의 소자 분리 방법 및 이를 이용한 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 개선된 특성을 갖는 반도체 메모리 소자를 제조할 수 있는 소자 분리 방법 및 이를 이용한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬(flash) 메모리 소자의 제조 공정에 있어서 플로팅 게이트 형성 공정은, 인접 셀(cell)간의 플로팅 게이트를 전기적으로 분리하여 플로팅(floating)시키는 데 그 목적이 있다.
일반적으로 플로팅 게이트는 쉘로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 공정을 이용하여 소자 분리막을 형성한 다음, 전면에 산화막을 증 착하여 터널 산화막을 형성하고 그 위에 도우프된 폴리실리콘막을 증착한 다음 패터닝하여 형성한다. 그러나 이 방법으로는 소자 분리막과 플로팅 게이트를 식각하기 위한 포토레지스트 패턴 사이의 미스 얼라인(misalign)으로 인해 플로팅 게이트가 정확히 패터닝되지 않는 문제점이 발생하여 셀 사이즈를 축소하는데 한계가 있다. 이를 위하여 포지티브(positive)한 프로파일을 갖는 소자분리막의 상부를 식각한 다음에 터널 산화막과 플로팅 게이트를 형성하는 방법이 있으나, 이 방법에 의하면 소자 분리막을 식각함으로써 드러나는 플로팅 게이트의 측면이 네거티브(negative)한 프로파일을 갖기 때문에 컨트롤 게이트를 패터닝할 때 폴리실리콘막이 완전히 제거되지 않아 인접 셀의 컨트롤 게이트간에 브리지(bridge)가 유발되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 네거티브(negative)한 프로파일을 갖는 소자 분리막을 형성할 수 있는 반도체 메모리 소자의 소자 분리 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 컨트롤 게이트 및 플로팅 게이트를 셀 단위로 패터닝하기 위한 이방성 식각 공정에서 도전층의 잔류에 의한 셀 간 브리지(bridge) 유발 및 소자의 특성 악화를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 것이다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리 소자의 소자 분리 방법은, 반도체 기판 상에 패드 산화막을 형성하는 단계와, 패드 산화막 위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계와,질화막 패턴의 측벽에 스페이서를 형성하는 단계와, 질화막 및 스페이서를 마스크로 하여 반도체 기판에 트렌치를 형성하는 단계와,트렌치를 매립하는 소자 분리막을 형성하는 단계, 그리고 질화막 및 스페이서를 제거하는 단계를 포함한다. 상기 스페이서는 질화막으로 형성한다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 플래쉬 메모리 소자의 제조 방법은, 반도체 기판 상에 패드 산화막을 형성하는 단계와, 패드 산화막 위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계와,질화막 패턴의 측벽에 스페이서를 형성하는 단계와, 질화막 및 스페이서를 마스크로 하여 반도체 기판에 트렌치를 형성하는 단계와,트렌치를 매립하는 소자 분리막을 형성하는 단계와, 질화막 및 스페이서를 제거하는 단계와, 반도체 기판의 전면에 도전층을 형성하는 단계와, 도전층의 상부를 제거하는 단계, 및 전면에 층간 절연막을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 스페이서는 질화막으로 형성한다. 또한, 상기 도전층의 상부를 제거하는 단계는 화학적 물리적 연마(CMP) 공정으로 이루어진다. 그리고, 상기 도전층의 상부를 제거하는 단계 후에, 도전층 사이의 소자 분리막을 제거하는 단계를 추가하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명에 의한 소자 분리 방법과 이를 이용한 플래쉬 메 모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(2) 상에 얇은 산화막을 성장시켜 패드 산화막(4)을 형성하고. 그 위에 질화막(6)을 증착하여 반도체 기판(2)에 트렌치를 형성하기 위한 마스크를 형성한다. 이때, 상기 질화막(6)은 1,500 ∼ 4,500Å 정도로 두껍게 형성한다. 이 질화막(6) 위에, 트렌치가 형성될 영역을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이 포토레지스트 패턴을 마스크로 사용하여 질화막을 식각한다. 포토레지스트 패턴을 제거한 후 결과물의 전면에 다시 질화막을 증착한 다음 이를 에치백(etchback)하여 상기 질화막(6)의 측벽에 질화막 스페이서(8)를 형성한다.
이어서, 상기 질화막(6) 및 질화막 스페이서(8)를 마스크로 사용하여 패드 산화막(4)과 반도체 기판(2)을 차례로 이방성 식각하여 반도체 기판(2)에 트렌치를 형성한다. 다음, 트렌치가 형성된 전면에, 예를 들어 화학 기상 증착(CVD)방법으로 고밀도 플라즈마 산화막(High Density Plasma oxide)을 소정 두께 증착하여 트렌치가 매립되도록 한다. 다음, 트렌치를 매립하고 있는 상기 산화막에 대해 통상의 방법으로 CMP 공정을 수행하여 상기 질화막(6)의 높이까지 산화막을 제거하여 소자 분리막(10)을 형성한다.
도 2를 참조하면, 인산용액을 이용하여 상기 질화막과 질화막 스페이서를 습식 식각하여 제거한다. 그리하면, 도시된 바와 같이 유효 소자 분리막 부분이 네거티브(negative)한 측벽 프로파일(profile)을 갖는 소자 분리막(10)이 완성된다.
도 3을 참조하면, 소자 분리막이 형성된 반도체 기판에 대해, 잔존하는 패드 산화막을 제거하고 터널 산화막을 형성하기 위한 세정공정을 실시하면, 도시된 바와 같이 유효 소자 분리막은 수직한 프로파일을 갖게 된다.
도 4를 참조하면, 반도체 기판의 전면에 터널 산화막(12)을 형성한다. 그 위에, 도우프된 폴리실리콘막을 증착하여 플로팅 게이트용 도전층(14)을 형성한다. 상기 플로팅 게이트용 도전층(14)은 도시된 바와 같이 소자 분리막의 형상(topology)을 따라 형성된다. 다음, 상기 플로팅 게이트용 도전층(14)에 대해 통상의 방법으로 CMP를 실시한다. 이 때, 상기 CMP 공정은 인접 셀 간의 플로팅 게이트용 도전층 사이가 분리될 정도로 실시하는데, 이로써 사진 식각 공정이 없이도 인접 셀 간의 플로팅 게이트용 도전층(14) 사이를 분리할 수 있다.
이어서, 플로팅 게이트용 도전층(14) 사이의 소자 분리막(10)을 습식 식각하여 제거한 후 전면에, 예를 들어 산화막(Oxide)-질화막(Nitride)-산화막(Oxide)으로 이루어진 절연막을 증착하여 층간 절연막(16)을 형성한다. 이와 같이 플로팅 게이트용 도전층(14) 사이의 소자 분리막을 제거하면 플로팅 게이트와 층간 절연막 사이의 접촉 면적을 최대화할 수 있으므로 셀의 결합비를 증가시켜 소자의 동작 속도를 증가시킬 수 있는 이점이 있다.
다음에, 전면에 예를 들어 도우프된 폴리실리콘막을 증착하여 컨트롤 게이트용 도전층(18)을 형성한다. 다음, 상기 컨트롤 게이트용 도전층(18), 층간 절연막(16) 및 플로팅 게이트용 도전층(14)을 이방성 식각하여 셀 단위로 패터닝한다. 이 때, 플로팅 게이트용 도전층의 측면은 수직하게 형성되어 있기 때문에, 식각 후의 도전층의 잔류로 인한 셀 간의 브리지(bridge)를 방지하여 소자의 전기적 특성을 향상시킬 수 있다. 계속해서 플래쉬 메모리 소자의 제조공정을 통상의 방법으로 실시한다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 의하면, 트렌치를 형성하기 위한 질화막 패턴의 측벽에 질화막 스페이서를 형성함으로써 상부가 네거티브한 프로파일을 갖는 소자 분리막을 형성할 수 있다. 또한, 이를 이용하여 플래쉬 메모리 소자를 제조함으로써 컨트롤 게이트 및 플로팅 게이트를 셀 단위로 패터닝하기 위한 이방성 식각 공정에서 도전층의 잔류에 의한 셀 간 브리지(bridge) 유발 및 소자의 특성 악화를 방지할 수 있다. 또한, 플로팅 게이트와 층간 절연막 사이의 접촉 면적을 높여 소자의 동작 속도를 향상시킬 수 있는 이점 또한 있다.

Claims (7)

  1. 반도체 메모리 소자의 제조 방법에서 반도체 메모리 소자를 형성하기 전에 소자 분리막을 형성하는 단계는,
    반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계;
    상기 질화막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 질화막 및 스페이서를 마스크로 하여 상기 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 소자 분리막을 형성하는 단계; 및
    상기 질화막 및 스페이서를 제거하여 상부가 네거티브한 프로파일을 갖는 소자 분리막을 완성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 소자 분리 방법.
  3. 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계;
    상기 질화막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 질화막 및 스페이서를 마스크로 하여 상기 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 소자 분리막을 형성하는 단계;
    상기 질화막 및 스페이서를 제거하여 상부가 네거티브한 프로파일을 갖는 소자 분리막을 완성하는 단계;
    상기 반도체 기판의 전면에 도전층을 형성하는 단계;
    상기 도전층의 상부를 제거하는 단계; 및
    전면에 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 질화막 패턴은 1,500 ∼ 4,500Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 3항에 있어서,
    상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 3항에 있어서,
    상기 도전층의 상부를 제거하는 단계는 상기 도전층에 대해 화학적 물리적 연마(CMP) 공정으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  7. 제 3항에 있어서,
    상기 도전층의 상부를 제거하는 단계 후에, 상기 도전층 사이의 소자 분리막을 제거하는 단계를 추가하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
KR1020030098359A 2003-12-27 2003-12-27 반도체 메모리 소자의 소자 분리 방법 및 이를 이용한플래쉬 메모리 소자의 제조 방법 KR100552845B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030098359A KR100552845B1 (ko) 2003-12-27 2003-12-27 반도체 메모리 소자의 소자 분리 방법 및 이를 이용한플래쉬 메모리 소자의 제조 방법
US11/019,352 US7122428B2 (en) 2003-12-27 2004-12-23 Device isolation method of semiconductor memory device and flash memory device fabricating method using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030098359A KR100552845B1 (ko) 2003-12-27 2003-12-27 반도체 메모리 소자의 소자 분리 방법 및 이를 이용한플래쉬 메모리 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050066875A KR20050066875A (ko) 2005-06-30
KR100552845B1 true KR100552845B1 (ko) 2006-02-21

Family

ID=34698605

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030098359A KR100552845B1 (ko) 2003-12-27 2003-12-27 반도체 메모리 소자의 소자 분리 방법 및 이를 이용한플래쉬 메모리 소자의 제조 방법

Country Status (2)

Country Link
US (1) US7122428B2 (ko)
KR (1) KR100552845B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745957B1 (ko) * 2006-02-07 2007-08-02 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100790296B1 (ko) * 2006-12-04 2008-01-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR101360134B1 (ko) * 2007-07-23 2014-02-10 삼성전자주식회사 반도체 장치의 제조 방법
KR101060619B1 (ko) * 2009-02-09 2011-08-31 주식회사 하이닉스반도체 반도체 장치의 소자분리막 제조방법 및 이를 이용한 비휘발성 메모리 장치 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW486774B (en) * 1998-12-19 2002-05-11 United Microelectronics Corp Shallow trench isolation technique joining field oxide layer
US6033968A (en) * 1999-03-29 2000-03-07 United Integrated Circuits Corp. Method for forming a shallow trench isolation structure

Also Published As

Publication number Publication date
US20050142796A1 (en) 2005-06-30
KR20050066875A (ko) 2005-06-30
US7122428B2 (en) 2006-10-17

Similar Documents

Publication Publication Date Title
KR101166268B1 (ko) Ｄｕａｌ-ＳＴＩ(Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ)의 반도체 장치 및 그 제조 방법
US6969686B2 (en) Memory device having isolation trenches with different depths and the method for making the same
GB2366911A (en) EEPROM devices having isolation region self aligned to floating gate
JP2012028805A (ja) 半導体装置の製造方法
KR20130036553A (ko) 반도체 소자의 제조 방법
KR100845103B1 (ko) 반도체소자의 제조방법
KR20060108974A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR100552845B1 (ko) 반도체 메모리 소자의 소자 분리 방법 및 이를 이용한플래쉬 메모리 소자의 제조 방법
US11678484B2 (en) Semiconductor structure and manufacturing method thereof and flash memory
JP4364523B2 (ja) フラッシュメモリ装置の製造方法
KR100602082B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100958632B1 (ko) 플래쉬 메모리 소자의 제조방법
KR101048957B1 (ko) 낸드 플래쉬 메모리 소자 및 그의 제조 방법
KR100345067B1 (ko) 반도체소자의제조방법
KR100953025B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20080002037A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR100714286B1 (ko) 반도체 소자 및 그 제조방법
KR100723769B1 (ko) 플래쉬 메모리소자의 제조방법
KR100700282B1 (ko) 반도체 소자의 제조 방법
KR20050003297A (ko) 랜딩 플러그 제조 방법
KR20080061850A (ko) 반도체 소자 및 그 제조 방법
KR20080097845A (ko) 배선 구조물 및 그 형성 방법, 이를 포함하는 비휘발성 메모리 장치 및 그 제조 방법.
KR20060068908A (ko) 플래쉬 메모리소자의 제조방법
JP2002170939A (ja) 半導体装置の製造方法
KR20080090815A (ko) 반도체소자의 핀형 게이트 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130121

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140121

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150106

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170105

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee