KR100602082B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 49
- 238000002955 isolation Methods 0.000 claims abstract description 34
- 150000004767 nitrides Chemical class 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 6
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
사진식각 공정을 이용하지 않고 인접 셀 간의 플로팅 게이트들을 분리하여 소자의 전기적 특성을 향상시키고 셀의 크기를 용이하게 축소시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 개시한다. 이 방법은, 반도체 기판 상에 패드 산화막을 형성하는 단계; 상기 패드 산화막 위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계; 상기 질화막 패턴을 마스크로 하여 상기 반도체 기판에 트렌치를 형성하는 단계; 유효 소자 분리막 두께가 설정값 이상을 유지하도록 상기 트렌치를 매립하는 소자 분리막을 형성하는 단계; 상기 질화막을 제거하는 단계; 상기 반도체 기판의 전면에 도전층을 형성하는 단계; 상기 유효 소자 분리막에 의해 도전층이 분리되도록 상기 도전층 및 소자 분리막의 일부를 제거하는 단계; 및 전면에 층간 절연막을 형성하는 단계로 이루어진다.
플래쉬 메모리, 플로팅 게이트, 트렌치
Description
도 1 내지 도 3은 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 본 발명에 의한 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 사진식각 공정 없이 인접 셀 간의 플로팅 게이트 사이를 분리할 수 있는 방법에 관한 것이다.
플래쉬(flash) 메모리 소자의 제조 공정에 있어서 플로팅 게이트 형성 공정은, 인접 셀(cell)간의 플로팅 게이트를 전기적으로 분리하여 플로팅(floating)시키는 데 그 목적이 있다. 도 1 내지 도 3을 참조하여 종래의 플로팅 게이트 형성 공정을 간략히 설명한다.
도 1은 통상의 쉘로우 트렌치 소자분리(Shallow Trench Isolation; STI) 공 정을 이용하여 반도체 기판(2)에 소자 분리막(8)을 형성하는 단계를 도시한다. 먼저, 반도체 기판(2) 상에 패드 산화막(4)과 질화막(6)을 차례로 형성한다. 이 질화막(6) 위에, 트렌치가 형성될 영역을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 마스크로 사용하여 질화막 및 패드 산화막을 차례로 식각하면 트렌치가 형성될 영역의 반도체 기판(2)이 노출된다. 다음, 포토레지스트 패턴을 제거한 후, 패터닝된 질화막(6)을 마스크로 하여 반도체 기판(2)을 이방성 식각함으로써 트렌치를 형성한다. 다음, 트렌치가 형성된 결과물의 전면에 화학 기상 증착(Chemical Vapor Deposition; 이하 CVD라 칭함) 방법으로 산화막을 소정 두께 증착하여 트렌치가 절연물질로 매립되도록 한다. 이어서, 산화막에 대해 통상의 방법으로 화학적 물리적 연마(Chemical Mechanical Polishing; CMP) 공정을 수행하여 소자 분리막(8)을 완성한다.
도 2를 참조하면, 질화막을 제거한 다음, 전면에 터널산화막(10)을 형성하고 그 위에 도우프된 폴리실리콘막을 증착하여 플로팅 게이트용 도전층(12)을 형성한다. 이 도전층(12) 위에 플로팅 게이트를 패터닝하기 위한 포토레지스트 패턴(14)을 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴을 마스크로 사용하여 플로팅 게이트용 도전층(12)을 이방성 식각함으로써 플로팅 게이트를 형성한다.
이와 같은 종래의 플로팅 게이트 형성공정에 따르면, 도 3에 도시된 바와 같이, 소자 분리막(8)과 플로팅 게이트를 식각하기 위한 마스크, 즉 포토레지스트 패턴(도 2의 14) 사이의 미스 얼라인(misalign)으로 인해 플로팅 게이트가 정확히 패 터닝되지 않는 문제점이 발생하여 셀 사이즈를 축소하는데 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 사진식각 공정을 이용하지 않고 인접 셀 간의 플로팅 게이트들을 분리하여 소자의 전기적 특성을 향상시키고 셀의 크기를 용이하게 축소시킬 수 있는 방법을 제공하는 것이다.
상기 과제를 이루기 위하여 본 발명에 의한 플래쉬 메모리 소자의 제조 방법은, 반도체 기판 상에 패드 산화막을 형성하는 단계; 상기 패드 산화막 위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계; 상기 질화막 패턴을 마스크로 하여 상기 반도체 기판에 트렌치를 형성하는 단계;
유효 소자 분리막 두께가 설정값 이상을 유지하도록 상기 트렌치를 매립하는 소자 분리막을 형성하는 단계;
상기 질화막을 제거하는 단계;
상기 반도체 기판의 전면에 도전층을 형성하는 단계;
상기 유효 소자 분리막에 의해 도전층이 분리되도록 상기 도전층 및 소자 분리막의 일부를 제거하는 단계; 및
전면에 층간 절연막을 형성하는 단계를 포함한다.
이 때, 도전층 및 소자 분리막의 일부를 제거하는 단계는 화학적 물리적 연마(CMP) 공정으로 이루어지는 것이 바람직하다. 그리고, 도전층 및 소자 분리막의 일부를 제거하는 단계 후에, 도전층 사이의 소자 분리막을 일정 두께만큼 제거하는 단계를 추가하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 4 내지 도 7은 본 발명에 의한 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(42) 상에 50 ∼ 150Å 정도의 두께로 산화막을 성장시켜 패드 산화막(44)을 형성하고. 그 위에 질화막(46)을 증착하여 반도체 기판(42)에 트렌치를 형성하기 위한 마스크를 형성한다. 이 때, 상기 질화막(46)은 1,500 ∼ 4,500Å 정도로 두껍게 형성한다. 다음, 질화막(46) 위에, 트렌치가 형성될 영역을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한다. 이 포토레지스트 패턴을 마스크로 사용하여 질화막 및 패드 산화막을 차례로 식각하면 트렌치가 형성될 영역의 반도체 기판(42)이 노출된다. 다음, 포토레지스트 패턴을 제거한 후, 패터닝된 질화막(46)을 마스크로 하여 반도체 기판(42)을 이방성 식각함으로써 반도체 기판(42)에 트렌치를 형성한다.
다음, 트렌치가 형성된 전면에, 예를 들어 화학 기상 증착(CVD)방법으로 고밀도 플라즈마 산화막(High Density Plasma oxide)을 소정 두께 증착하여 트렌치가 매립되도록 한다. 다음, 트렌치를 매립하고 있는 산화막에 대해 통상의 방법으로 CMP 공정을 수행하여 상기 질화막(46)의 높이까지 산화막을 제거하여 소자 분리막(48)을 형성한다.
본 발명에서는 트렌치 형성용 마스크인 질화막(도 1의 46)을 종래에 비해 두껍게 형성하였기 때문에 유효 소자 분리막, 즉 반도체 기판 위로 올라오는 소자 분 리막의 두께를 종래에 비해 두껍게 형성할 수 있다. 바람직하게는, 상기 질화막을 제거한 후의 유효 소자 분리막의 두께가 1,000Å 정도가 되도록 질화막 및 소자 분리막의 두께를 조절한다.
도 5를 참조하면, 인산용액을 이용하여 상기 질화막을 습식식각하여 제거한 다음, 전면에 터널 산화막(50)을 형성한다. 그 위에, 도우프된 폴리실리콘막을 증착하여 플로팅 게이트용 도전층(52)을 형성한다. 상기 플로팅 게이트용 도전층(52)은 도시된 바와 같이 소자 분리막의 형상(topology)을 따라 형성된다.
도 6을 참조하면, 상기 플로팅 게이트용 도전층(52)에 대해 통상의 방법으로 CMP를 실시한다. 이 때, 상기 CMP 공정은 소자 분리막(48)의 일부가 제거되어 인접 셀 간의 플로팅 게이트용 도전층 사이가 분리될 정도로 실시하는데, 이로써 사진식각 공정이 없이도 인접 셀 간의 플로팅 게이트용 도전층(52) 사이를 분리할 수 있다.
도 7을 참조하면, 플로팅 게이트용 도전층(52) 사이의 소자 분리막(48)을 습식 식각하여 제거한 후 전면에, 예를 들어 산화막(Oxide)-질화막(Nitride)-산화막(Oxide)으로 이루어진 절연막을 증착하여 층간 절연막(54)을 형성한다. 이와 같이 플로팅 게이트용 도전층(52) 사이의 소자 분리막을 제거하면 플로팅 게이트와 층간 절연막 사이의 접촉면적을 최대화할 수 있으므로 셀의 결합비를 증가시켜 소자의 동작 속도를 증가시킬 수 있는 이점이 있다. 이어서, 후속되는 플래쉬 메모리 소자의 제조공정을 통상의 방법으로 실시한다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 플래쉬 메모리 소자의 제조 방법에 따르면, 유효 소자 분리막을 두껍게 형성하고 소자 분리막의 형상을 따라 증착되는 플로팅 게이트용 도전층을 형성한 다음, 사진식각 공정 대신에 CMP를 이용하여 플로팅 게이트용 도전층을 식각한다. 따라서, 플래쉬 메모리 소자의 제조공정중 가장 정확한 컨트롤이 요구되는 플로팅 게이트에 대한 사진식각 공정이 없이도 인접 셀 간의 플로팅 게이트 사이를 분리할 수 있다. 따라서, 소자의 사이즈 축소를 용이하게 할 수 있으며 요구되는 마스크의 수를 줄일 수 있다. 또한, 플로팅 게이트와 층간 절연막 사이의 접촉면적을 높여 소자의 동작 속도를 향상시킬 수 있는 이점 또한 있다.
Claims (5)
- 반도체 기판 상에 패드 산화막을 형성하는 단계;상기 패드 산화막 위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계;상기 질화막 패턴을 마스크로 하여 상기 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치 내부를 채우며 상기 반도체 기판의 상부면 위로 유효 설정값 이상의 두께를 가지는 소자 분리막을 형성하는 단계;상기 질화막을 제거하는 단계;상기 반도체 기판 상부 구조 전면에 도전층을 형성하는 단계;상기 소자 분리막에 의해 도전층이 분리되도록 상기 도전층 및 소자 분리막의 일부를 제거하는 단계; 및전면에 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 질화막 패턴은 1,500 ∼ 4,500Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 반도체 기판의 상부면 위로 상기 유효 설정값 이상의 두께를 갖는 소자 분리막은 1,000Å 이상의 두께를 가지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 도전층 및 소자 분리막의 일부를 제거하는 단계는 화학적 물리적 연마(CMP) 공정으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 도전층 및 소자 분리막의 일부를 제거하는 단계 후에, 상기 도전층 사이의 유효 소자 분리막을 일정 두께만큼 제거하는 단계를 추가하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098358A KR100602082B1 (ko) | 2003-12-27 | 2003-12-27 | 플래쉬 메모리 소자의 제조 방법 |
| US11/019,300 US7214581B2 (en) | 2003-12-27 | 2004-12-23 | Method of fabricating flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098358A KR100602082B1 (ko) | 2003-12-27 | 2003-12-27 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050066874A KR20050066874A (ko) | 2005-06-30 |
| KR100602082B1 true KR100602082B1 (ko) | 2006-07-14 |
Family
ID=34698604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030098358A KR100602082B1 (ko) | 2003-12-27 | 2003-12-27 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7214581B2 (ko) |
| KR (1) | KR100602082B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100773688B1 (ko) * | 2006-10-31 | 2007-11-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US20080237680A1 (en) * | 2007-03-27 | 2008-10-02 | Kiran Pangal | Enabling flash cell scaling by shaping of the floating gate using spacers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448606B1 (en) * | 2000-02-24 | 2002-09-10 | Advanced Micro Devices, Inc. | Semiconductor with increased gate coupling coefficient |
| KR100426484B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그의 제조방법 |
| US6781189B2 (en) * | 2002-01-22 | 2004-08-24 | Micron Technology, Inc. | Floating gate transistor with STI |
-
2003
- 2003-12-27 KR KR1020030098358A patent/KR100602082B1/ko active IP Right Grant
-
2004
- 2004-12-23 US US11/019,300 patent/US7214581B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050066874A (ko) | 2005-06-30 |
| US20050142744A1 (en) | 2005-06-30 |
| US7214581B2 (en) | 2007-05-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130620 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140612 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150624 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160627 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170629 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
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