KR100773688B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 액티브 영역 상부에는 터널 절연막, 제1 도전막 및 하드 마스크막이 적층되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 하드 마스크막을 제거하여 상기 소자 분리막 상부를 일부 노출시키는 단계와, 상기 노출된 소자 분리막 사이를 제2 도전막으로 채우는 단계와, 프리 클리닝(pre cleaning) 공정으로 상기 소자 분리막 상부를 일부 제거하여 상기 제2 도전막 측면을 노출시키는 단계와, 상기 소자 분리막과 제2 도전막을 포함한 상기 반도체 기판 상부에 유전체막 및 제3 도전막을 형성하는 단계로 이루어진다.
EFH, 셀 영역 중심부와 가장자리부, 문턱 전압

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1은 소자 분리막을 형성하기 위한 연마 공정시 셀 영역 가장자리부와 셀 영역 중심부에서 발생하는 EFH 차이를 나타낸 그래프이다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
200 : 반도체 기판 202 : 터널 절연막
204 : 제1 도전막 206 : 하드 마스크막
206a : 산화막 206b : 질화막
208 : 소자 분리막 210 : 제2 도전막
212 : 유전체막 214 : 제3 도전막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 셀(cell) 문턱 전압(Threshold Voltage; Vt) 변화(variation)를 개선하기 위한 반도체 소자의 제조방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다.
비휘발성 메모리 소자들은 플래시 메모리(flash memory) 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트(floating gate), 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트(control gate) 전극을 포함하는 구조가 널리 채택되고 있다. 특히, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다.
플래시 메모리는 플로팅 게이트에 전자를 주입한 상태와 그렇지 않은 상태에서 문턱 전압(Vt)의 이동에 의해 정보를 저장하고 읽어내는 소자이다. 일반적인 플래시 메모리 소자는 정보를 저장하는 셀 블록과 데이터의 입출력 및 읽기/쓰기 동작을 위해 구비된 페이지 버퍼(page buffer) 그리고 바이어스를 인가할 수 있도록 구비된 X-디코더(decoder)를 포함하고 있다.
본 발명은 셀 영역의 중심부와 가장자리부 사이의 EFH의 차이를 개선하여 커플링 비(coupling ratio)를 일정하게 유지함으로써 하나의 칩(chip) 내에서의 셀(cell) 문턱 전압(Threshold Voltage; Vt) 변화(variation)를 감소하기 위한 것이다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 액티브 영역 상부에는 터널 절연막, 제1 도전막 및 하드 마스크막이 적층되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공된다. 하드 마스크막을 제거하여 소자 분리막 상부를 일부 노출시킨다. 노출된 소자 분리막 사이를 제2 도전막으로 채운다. 프리 클리닝(pre cleaning) 공정으로 소자 분리막 상부를 일부 제거하여 제2 도전막 측면을 노출시킨다. 소자 분리막과 제2 도전막을 포함한 반도체 기판 상부에 유전체막 및 제3 도전막을 형성한다.
상기에서, 터널 절연막은 산화막으로 형성한다. 제1 도전막은 폴리실리콘막으로 형성한다. 제1 도전막은 300Å 내지 500Å의 두께로 형성한다. 하드 마스크막은 산화막과 질화막이 적층된 구조로 형성된다. 제2 도전막은 폴리실리콘막으로 형성한다. 제2 도전막은 400Å 내지 600Å의 두께로 형성한다. 프리 클리닝 공정은 습식(wet) 식각으로 이루어진다. 소자 분리막은 제1 도전막과 제2 도전막의 경계면까지 식각한다. 제3 도전막은 폴리실리콘막으로 형성한다.
일반적인 반도체 소자의 제조방법을 설명하면 다음과 같다.
반도체 기판 상부에 터널 산화막, 플로팅 게이트용 제1 도전막 및 하드 마스크막을 순차적으로 형성한 후 사진 및 현상 공정으로 하드 마스크막, 제1 도전막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 이때, 트렌치 형성 공정시 플로팅 게이트가 동시에 형성되는데, 이로 인하여 후속 공정인 소자 분리막과 제1 도전막과의 중첩 마진(overlay margin)이 확보될 뿐만 아니라, 플로팅 게이트를 형성하기 위한 마스크 공정을 실시하지 않아도 되므로 비용 측면에서 유리하다.
그런 다음, 트렌치 내에 제1 절연막을 형성한 후 트렌치가 채워지도록 트렌치를 포함한 반도체 기판 상부에 SOD(Spin on Dielectric) 물질을 형성한다. 이때, 제1 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하고, SOD 물질은 PSZ(polysilazane)로 형성한다. 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 SOD 물질을 평탄화시킨 후 습식(wet) 식각 공정으로 트렌치 내에 채워진 SOD 물질을 제거한다. 트렌치가 채워지도록 트렌치를 포함한 반도체 기판 상부에 제2 절연막을 형성한 후 하드 마스크막 상부가 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 소자 분리막을 형성한다. 이때, 제2 절연막은 고밀도 플라즈마(HDP) 산화막으로 형성한다.
그런 다음, 하드 마스크막을 제거한 후 소자 분리막의 높이인 EFH((Effective Field Height))를 조절하기 위해 소자 분리막 상부를 일부 제거한다. 소자 분리막 및 제1 도전막을 포함한 반도체 기판 상부에 유전체막 및 컨트롤 게이트용 제2 도전막을 형성한다.
그러나, 도 1에 도시된 바와 같이, 상기 공정 단계 중 소자 분리막을 형성하기 위한 평탄화 공정을 2번 실시함으로 인하여 셀 영역 가장자리부의 셀(c, d)이 셀 영역 중심부의 셀(a, b)에 비해 더 많이 식각된다. 이로 인하여 EFH를 조절하기 위한 식각 공정시 셀 영역 가장자리부의 셀(c, d)이 셀 영역 중심부의 셀(a, b)에 비해 EFH가 더 낮아지게 된다. EFH가 낮은 셀(c, d)은 EFH가 높은 셀(a, b)에 비해 프로그램 속도가 빨라 결과적으로는 전체 셀의 산포를 증가시키게 된다. 따라서, 셀 산포의 증가는 플래시 소자의 동작 속도를 저하시켜 제품 품질의 저하를 가져온다.
또한, 셀 영역 가장자리부에서 EFH가 낮게 되면(c, d), 프로그램 동작시에 웰 바운싱(well bouncing) 현상을 일으켜 프로그램 디스터번스(disturbance) 불량을 증가시키고, 프로그램 디스터번스 불량으로 인하여 수율을 감소시킨다.
상기의 불량을 방지하기 위해 셀 영역 가장자리부에 더미 패턴을 삽입하거나, 주변(peri) 영역에 더미 패턴을 삽입하여 EFH 차이를 개선하는 방법을 사용하고 있으나, 이러한 방법은 칩 사이즈를 증가시키고, 고전압 트랜지스터의 부담을 가중시키게 되어 EFH 차이를 개선하는데 한계가 발생한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2a를 참조하면, 셀 영역 및 주변 영역이 정의된 반도체 기판(200) 상부에 터널 절연막(202) 및 플로팅 게이트용 제1 도전막(204)을 형성한다. 이때, 터널 절연막(202)은 산화막으로 형성하고, 제1 도전막(204)은 폴리실리콘막을 이용하여 300Å 내지 500Å의 두께로 형성한다. 제1 도전막(204) 상부에 하드 마스크막(206)을 형성한다. 이때, 하드 마스크막(206)은 산화막(206a)과 질화막(206b)이 적층된 구조로 형성한다.
사진 및 현상 공정으로 하드 마스크막(206), 제1 도전막(204), 터널 절연막(202) 및 반도체 기판(200)의 일부를 순차적으로 식각하여 트렌치를 형성한다. 트렌치 내에 제1 절연막을 형성한 후 트렌치가 채워지도록 트렌치를 포함한 반도체 기판(200) 상부에 SOD 물질을 형성한다. 이때, 제1 절연막은 고밀도 플라즈마(HDP) 산화막으로 형성하고, SOD 물질은 PSZ로 형성한다.
화학적 기계적 연마(CMP) 공정 또는 에치백(etch-back) 공정을 실시하여 SOD 물질을 평탄화시킨 후 습식(wet) 식각 공정으로 트렌치 내에 채워진 SOD 물질을 제거한다. 트렌치가 채워지도록 트렌치를 포함한 반도체 기판(200) 상부에 제2 절연막을 형성한 후 하드 마스크막(206) 상부가 노출될 때까지 화학적 기계적 연마(CMP) 공정 또는 에치백 공정을 실시하여 소자 분리막(208)을 형성한다. 이때, 제2 절연막은 고밀도 플라즈마(HDP) 산화막으로 형성한다. 소자 분리막(208)을 형성함으로써 액티브(active) 영역 및 필드(field) 영역이 정의된다.
도 2b를 참조하면, 산화막(206a)과 질화막(206b)이 적층된 구조로 형성된 하드 마스크막(206)을 제거하여 소자 분리막(208) 상부를 일부 노출시킨다.
도 2c를 참조하면, 노출된 소자 분리막(208) 사이가 채워지도록 제1 도전막(204)과 소자 분리막(208)을 포함한 반도체 기판(200) 상부에 플로팅 게이트용 제2 도전막(210)을 형성한다. 이때, 제2 도전막(210)은 폴리실리콘막을 이용하여 400Å 내지 600Å의 두께로 형성한다. 소자 분리막(208) 상부가 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 제2 도전막(210) 사이를 분리시킨다.
도 2d를 참조하면, 소자 분리막(208)의 EFH를 조절하기 위해 프리 클리닝(pre cleaning) 공정을 실시하여 소자 분리막(208) 상부를 일부 제거한다. 이때, 프리 클리닝 공정은 습식(wet) 식각으로 이루어지고, 소자 분리막(208)은 제1 도전막(204)과 제2 도전막(210)의 경계면까지 식각한다.
플로팅 게이트를 제1 도전막(204)과 제2 도전막(210)의 2단계 공정을 실시하여 형성하고, 소자 분리막(208)을 습식 식각 공정으로 제거하여 제2 도전막(210)의 측면을 노출시킴으로써 소자 분리막(208)의 EFH 차이와 노출되는 제2 도전막(210)의 측면이 확보된다.
소자 분리막(208)과 제2 도전막(210)을 포함한 반도체 기판(200) 상부에 유전체막(212) 및 컨트롤 게이트용 제3 도전막(214)을 형성한다. 이때, 제3 도전막(214)은 폴리실리콘막으로 형성한다.
상기와 같이, 플로팅 게이트를 제1 도전막(204)과 제2 도전막(210)의 2단계 공정을 실시하여 형성하고, 소자 분리막(208)을 습식 식각 공정으로 제거하여 제2 도전막(210)의 측면을 노출시킴으로써 셀 영역의 중심부와 가장자리부 사이의 EFH의 차이를 개선할 수 있을 뿐만 아니라, 셀 영역의 중심부와 가장자리부의 유효 채널 길이도 같게 형성할 수 있다.
또한, 트렌치의 에스펙트 비(aspect ratio; AR) 감소로 트렌치의 갭필(gap-fill) 마진이 증가하는 효과가 있다. 이로 인하여 보이드(void)로 인한 2비트(bit) 페일(fail)이 감소하여 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 플로팅 게이트를 제1 도전막과 제2 도전막의 2단계 공정을 실시하여 형성하고, 소자 분리막을 습식 식각 공정으로 제거하여 제2 도전막의 측면을 노출시킴으로써 셀 영역의 중심부와 가장자리부 사이의 EFH의 차이를 개선하여 커플링 비를 일정하게 유지할 수 있다.
둘째, 커플링 비를 일정하게 유지함으로써 하나의 칩 내에서의 셀 문턱 전압(Vt) 변화(variation)를 감소시킬 수 있다.
셋째, 트렌치의 에스펙트 비(aspect ratio; AR) 감소로 트렌치의 갭필(gap-fill) 마진이 증가하는 효과가 있다.
넷째, 트렌치의 갭필 마진을 증가시킴으로써 보이드(void)로 인한 2비트(bit) 페일(fail)이 감소하여 수율을 향상시킬 수 있다.

Claims (10)

  1. 액티브 영역 상부에는 터널 절연막, 제1 도전막 및 하드 마스크막이 적층되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 하드 마스크막을 제거하여 상기 소자 분리막 상부를 일부 노출시키는 단계;
    상기 노출된 소자 분리막 사이를 제2 도전막으로 채우는 단계;
    프리 클리닝(pre cleaning) 공정으로 상기 소자 분리막 상부를 일부 제거하여 상기 제2 도전막 측면을 노출시키는 단계;
    상기 소자 분리막과 제2 도전막을 포함한 상기 반도체 기판 상부에 유전체막 및 제3 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 터널 절연막은 산화막으로 형성하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 제1 도전막은 300Å 내지 500Å의 두께로 형성하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 하드 마스크막은 산화막과 질화막이 적층된 구조로 형성되는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 제2 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 제2 도전막은 400Å 내지 600Å의 두께로 형성하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 프리 클리닝 공정은 습식(wet) 식각으로 이루어지는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 소자 분리막은 상기 제1 도전막과 제2 도전막의 경계면까지 식각하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 제3 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
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