KR20040101715A

KR20040101715A - 플래시 메모리 소자의 오버레이 버니어 형성방법

Info

Publication number: KR20040101715A
Application number: KR1020030033420A
Authority: KR
Inventors: 황승민
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-05-26
Filing date: 2003-05-26
Publication date: 2004-12-03

Abstract

본 발명은 플래시 메모리 소자의 오버레이 버니어 형성방법에 관한 것으로, 최외곽 셀의 외곽 영역에 오버레이 외부 버니어를 형성하고, 상기 오버레이 외부 버니어의 가운데 레인(lane)을 따라 제2 폴리실리콘막 패턴을 형성하면서 상기 제2 폴리실리콘막 패턴의 양측은 소정 폭을 갖는 레인(lane)을 이루도록 함으로서 상기 제2 폴리실리콘막 패턴과 상기 소자분리막의 중첩 정도를 주사전자현미경으로 측정할 수 있는 플래시 메모리 소자의 오버레이 버니어 형성방법을 제공한다.

Description

플래시 메모리 소자의 오버레이 버니어 형성방법{Method of forming overlay vernier of flash memory device}

본 발명은 플래시 메모리 소자의 오버레이 버니어 형성방법에 관한 것으로, 더욱 상세하게는 최외곽 셀의 외곽 영역에 오버레이 외부 버니어를 형성하고, 상기 오버레이 외부 버니어의 가운데 레인(lane)을 따라 제2 폴리실리콘막 패턴을 형성하면서 상기 제2 폴리실리콘막 패턴의 양측은 소정 폭을 갖는 레인(lane)을 이루도록 함으로서 상기 제2 폴리실리콘막 패턴과 상기 소자분리막의 중첩 정도를 주사전자현미경으로 측정할 수 있는 플래시 메모리 소자의 오버레이 버니어 형성방법에 관한 것이다.

플래시 메모리 소자 제조 공정 중에서 플로팅 게이트로 사용되는 폴리실리콘막 패터닝에 폴리실리콘막이 액티브 영역을 충분히 덮고 있어야 하는데, 폴리실리콘막 형성을 위한 마스크 공정의 노광 장비의 정렬 정밀도(alignment accuracy), 웨이퍼 정렬 키(wafer alignment key)의 상태, 오버레이 버니어(overlay vernier)의 상태, 오버레이 측정장비의 정밀도 등에 따라 플로팅 게이트로 사용되는 폴리실리콘막이 정렬되지 못하고 일정부분 미스어라인(misalign)이 발생하게 되는데, 이를 측정하는 방법으로 현재 스크라이브 레인(scribe lane)에 있는 오버레이 버니어를 이용하여 오버레이를 측정하고 있다.

도 1을 참조하면, (a)는 셀(cell)의 단면을 도시한 도면이고, (b)는 스크라이브 레인에 형성되는 오버레이 측정을 위한 패턴을 도시한 도면이다.

도 1b에 도시된 바와 같이, 스크라이브 레인 위에 형성되는 오버레이 버니어는 10∼20㎛ 정도의 크기를 가지고 있는데, 현재 오버레이 정밀도는 0.02㎛ 이내로 조절이 요구되는 상황이므로 약간의 오버레이 버니어의 어택(attack)은 심각한 미스어라인을 유발할 수 있다. 또한, 식각이나 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 셀 기준으로 진행이 되다 보면, 스크라이브 레인 위에 형성되는 패턴은 취약해질 가능성이 더욱 높아진다.

또한, 종래에는 웨이퍼의 단면을 절단한 후, TEM(Transmission Electron Microscope)으로 확인하기 전까지는 폴리실리콘막과 소자분리막이 중첩되는 영역이 액티브인지 소자분리 절연막의 측벽인지 식별이 어렵다는 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는 제2 폴리실리콘막이 액티브 영역에서 벗어난 정도를 주사전자현미경으로 측정할 수 플래시 메모리 소자의 오버레이 버니어 형성방법을 제공함에 있다.

도 1a는 셀(cell)의 단면을 도시한 도면이고, 도 1b는 스크라이브 레인(scribe lane)에 형성되는 오버레이 측정을 위한 패턴을 도시한 도면이다.

도 2 내지 도 12는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 오버레이 버니어 형성방법을 설명하기 위하여 도시한 도면들이다.

<도면의 주요 부분에 부호의 설명>

100: 반도체 기판 102: 고전압 게이트 산화막

104: 제1 폴리실리콘막 106: 패드 질화막

108: 트렌치 110: 소자분리 절연막

112: 제2 폴리실리콘막

130: 셀 130a: 최외곽 셀

140: 오버레이 측정을 위한 패턴

150: 더미 셀

상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 산화막, 제1 폴리실리콘막 및 패드 질화막을 순차적으로 형성하는 단계와, 최외곽 셀의 외곽 영역에 오버레이 외부 버니어가 형성되도록 정의된 마스크를 이용하여 상기 패드 질화막, 상기 제1 폴리실리콘막, 상기 게이트 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성함으로서 셀 영역에는 액티브 영역과 필드 영역을 정의하고 상기 최외곽 셀의 외곽 영역에는 오버레이 외부 버니어를 정의하는 단계와, 상기 트렌치를 절연막으로 매립하여 소자분리막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 패드 질화막이 제거된 결과물 상에 제2 폴리실리콘막을 증착하는 단계와, 상기 셀 영역에 증착된 상기 제2 폴리실리콘막을 패터닝하여 제2 폴리실리콘막 패턴을 형성하고 상기 오버레이 외부 버니어 상에 증착된 상기 제2 폴리실리콘막을 패터닝하여 오버레이 내부 버니어를 이루는 제2 폴리실리콘막 패턴을 형성하는 단계를 포함하되, 상기 제2 폴리실리콘막 패턴과 상기 소자분리막의 중첩 정도를 주사전자현미경으로 측정하기 위하여 상기 오버레이 외부 버니어의 제2 폴리실리콘막 패턴 양측은 소정 폭을 갖는 레인(lane)을 이루도록 상기 제2 폴리실리콘막을 패터닝하는 것을 특징으로 하는 플래시 메모리 소자의 오버레이 버니어 형성방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 2 내지 도 5는 본 발명의 바람직한 제1 실시예에 따른 플래시 메모리 소자의 오버레이 버니어 형성방법을 설명하기 위하여 도시한 단면도들이고, 도 6은 도 5의 평면도이다.

도 2를 참조하면, 반도체 기판(100) 상에 고전압 게이트 산화막(102)을 형성한다. 고전압 게이트 산화막(102)은 750℃∼900℃의 온도범위에서 70Å∼100Å 정도의 두께로 형성할 수 있다.

고전압 게이트 산화막(102) 상에 플로팅 게이트로 사용될 제1 폴리실리콘막(104)을 증착한다. 제1 폴리실리콘막(104)은 SiH₄또는 Si₂H₆와 PH₃가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성할 수 있다. 제1 폴리실리콘막(104)은 580 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력 조건에서 2500Å∼3500Å 정도의 두께로 형성하는 것이 바람직하다.

제1 폴리실리콘막(104) 상에 패드 질화막(106)을 형성한다. 패드 질화막(106)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 1000Å∼1400Å 정도의 두께로 형성하는 것이 바람직하다.

이어서, 소자분리막 형성을 위한 패터닝을 통해 반도체 기판(100) 내에 트렌치(108)를 형성하여 소자분리 영역과 액티브 영역을 정의한다. 즉, 소자분리 영역을 정의하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 패드 질화막(106), 제1 폴리실리콘막(104), 고전압 게이트 산화막(102) 및 반도체 기판(100)을 식각하여 트렌치(108)를 형성한다. 이때, 최외곽 셀(130a)의 외곽 지역에는 오버레이 측정을 위한 패턴(140)(즉, 오버레이 외부 버니어; overlay outer vernier)을 형성한다. 오버레이 측정을 위한 패턴(140)은 제2 폴리실리콘막(도 5의 '112' 참조)과 소자분리막(도 5의 '110' 참조)의 중첩 정도를 CD-SEM(Critical Demension-Scanning Electron Microscope; 주사전자현미경)으로 측정하기 위하여 최외곽 셀(130a)의 외곽 영역에 형성한다. 오버레이 측정을 위한 패턴(140)은 최외곽 셀(130a)의 크기(W)보다 3배(3W) 정도 크게 형성한다. 도 2에서 미설명된 참조부호 '130'은 웨이퍼를 기준으로 최외곽 셀(130a)보다 내부에 형성되는 셀을 지칭하며, 참조부호 '150'은 더미 셀(dummy cell)을 지칭한다. 오버레이 측정을 위한 패턴(140)의 양쪽에 더미 셀(150)을 둠으로써 오버레이 측정을 위한 패턴(140)이 웨이퍼의 가장자리에 형성됨으로 인해 패턴이 찌그러지거나 하여 오버레이 측정이 곤란해지는 현상을 방지할 수 있다.

도 3을 참조하면, 소자분리 절연막(110)을 증착하여 상기 트렌치(108)내를 매립한다. 이때, 소자분리 절연막(110)은 트렌치(108)내를 충분히 매립하면서 패드 질화막(106)의 상부 표면 위까지 충분히 증착되는 정도의 두께, 예컨대 5000Å∼10000Å 정도의 두께로 증착한다. 소자분리 절연막(110)은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 트렌치(108) 내에 보이드(void) 등이 형성되지 않도록 매립한다.

이어서, 소자분리 절연막(110)을 화학 기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 상기 화학 기계적 연마 공정은 패드 질화막(106)이 노출될 때까지 진행하는 것이 바람직하다.

다음에, 패드 질화막(106)을 제거한다. 패드 질화막(106)은 스트립(strip) 공정을 이용하여 제거할 수 있다. 예컨대, 인산(H₃PO₄) 용액을 사용하여 제거할 수있다.

도 4를 참조하면, 플로팅 게이트로 사용될 제2 폴리실리콘막(112)을 증착한다. 제2 폴리실리콘막(112)은 SiH₄또는 Si₂H₆와 PH₃가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성할 수 있다. 제2 폴리실리콘막(112)은 580 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력 조건에서 2500Å∼3500Å 정도의 두께로 형성하는 것이 바람직하다.

다음에, 제2 폴리실리콘막(112)을 화학 기계적 연마하여 제2 폴리실리콘막(112)이 1000Å∼1400Å 정도의 균일한 두께를 갖도록 한다.

도 5를 참조하면, 플로팅 게이트 형성을 위해 제2 폴리실리콘막(112)을 패터닝한다. 이때, 오버레이 측정을 위한 패턴(140)은 도 6에 도시된 바와 같이 패턴닝하여 CD-SEM으로 오버레이의 정도를 용이하게 관측할 수 있도록 한다. 즉, 오버레이 측정을 용이하게 하기 위하여 도 6에 도시된 바와 같이 가운데 부분에는 셀에 형성되는 제2 폴리실리콘막의 패턴과 동일하게 제2 폴리실리콘막을 패터닝하여 오버레이 내부 버니어(overlay inner vernier)를 형성하고, 오버레이 내부 버니어의 양측(A, B)에는 제2 폴리실리콘막(112)과 제1 폴리실리콘막(104)을 식각하여 고전압 게이트 산화막(102)이 노출되도록 한다. 오버레이를 측정을 위한 패턴(140)의 제2 폴리실리콘막 패턴(112) 양측(A, B)은 소정 폭을 갖는 레인(lane)을 이루도록 한다. 최외곽 셀(130a)의 외곽 영역에 오버레이 측정을 위한 패턴(140)(즉, 오버레이 외부 버니어)를 형성하고, 상기 오버레이 외부 버니어(140)의 가운데레인(lane)을 따라 제2 폴리실리콘막 패턴(112)을 형성하면서 상기 제2 폴리실리콘막 패턴(112)의 양측은 소정 폭을 갖는 레인(lane)을 이루도록 함으로서 상기 제2 폴리실리콘막 패턴(112)과 상기 소자분리막(110)의 중첩 정도를 주사전자현미경으로 측정할 수가 있다.

이와 같이 제작된 오버레이 측정을 위한 패턴(140)을 이용하여, 도 5와 도 6에 도시된 A와 B의 임계치수를 CD-SEM으로 측정하여 제2 폴리실리콘막(112)과 소자분리막(110)의 중첩 정도를 관찰한다. 본 발명의 오버레이 측정을 위한 패턴(140)을 이용할 경우 플래시 메모리 제조 공정 중에 웨이퍼를 절단하거나 할 필요없이 주사전자현미경으로 오버레이를 측정할 수 있는 장점이 있다.

도 7 내지 도 10은 본 발명의 바람직한 제2 실시예에 따른 플래시 메모리 소자의 오버레이 버니어 형성방법을 설명하기 위하여 도시한 단면도들이고, 도 11은 도 10의 평면도이다.

도 7 내지 도 11을 참조하면, 제1 실시예에서와 다른 점은 오버레이 측정을 위한 패턴(140)에 셀 영역에서 형성되는 트렌치(108)와 동일하게 트렌치(108)가 형성되고 상기 트렌치(108) 내에 소자분리 절연막(도 8의 '110' 참조)이 채워진다는 점이다. 따라서, 오버레이 측정을 위한 패턴(140)에서 제2 폴리실리콘막(112)의 하부에는 소자분리 절연막(110)이 형성되게 된다.

제2 실시예에서와 같이 제작된 오버레이 측정을 위한 패턴(140)을 이용하여, 도 10과 도 11에 도시된 A와 B의 임계치수를 CD-SEM으로 측정하여 제2 폴리실리콘막(112)과 소자분리막(110)의 중첩 정도를 관찰할 수 있다.

도 12는 본 발명의 바람직한 제3 실시예에 따른 플래시 메모리 소자의 오버레이 버니어 형성방법을 설명하기 위하여 도시한 평면도이다.

도 12를 참조하면, 제1 실시예 및 제2 실시예에서와 다른 점은 도 12의 I-I'선을 따라 절단할 경우에는 도 10의 단면도가 되고, 도 12의 Ⅱ-Ⅱ'선을 따라 절단할 경우에는 도 5의 단면도가 되도록 형성한다는 것이다. 따라서, 도 12의 평면도에서 오버레이 측정을 위한 패턴(140)의 세로 방향(제2 폴리실리콘막 패턴 방향)의 윗부분과 아랫부분에는 셀 영역에서 형성되는 트렌치(108)와 동일하게 트렌치(108)가 형성되고 상기 트렌치(108) 내에 소자분리 절연막(도 8의 '110' 참조)이 채워지며, 따라서 오버레이 측정을 위한 패턴(140)에서 제2 폴리실리콘막(112)의 하부에는 소자분리 절연막(110)이 형성되게 된다. 또한, 도 12의 평면도에서 오버레이 측정을 위한 패턴(140)의 세로 방향(제2 폴리실리콘막 패턴 방향)의 중간 부분은 제1 실시예에서와 동일하게 오버레이 측정을 위한 패턴(140)이 형성되게 된다.

제3 실시예에서와 같이 제작된 오버레이 측정을 위한 패턴(140)을 이용하여, 도 12에 도시된 A와 B의 임계치수를 CD-SEM으로 측정하여 제2 폴리실리콘막(112)과 소자분리막(110)의 중첩 정도를 관찰할 수가 있다.

본 발명에 의하면, 소자분리 마스크를 이용한 트렌치 형성 공정에서 최외곽 셀의 외곽 지역에 오버레이 외부 버니어(overlay outer vernier)에 해당하는 패턴을 남겨두고, 후속 플로팅 게이트로 사용될 제2 폴리실리콘막 형성을 위한 패터닝 공정에서 오버레이 내부 버니어(overlay inner vernier)에 해당하는 패턴을 남겨두어 오버레이를 CD-SEM으로 측정하여 좀더 실제에 가까운 오버레이를 측정할 수 있으며, 그에 따라 제2 폴리실리콘막이 액티브 영역에서 벗어난 정도를 알 수 있다.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims

반도체 기판 상에 게이트 산화막, 제1 폴리실리콘막 및 패드 질화막을 순차적으로 형성하는 단계;

최외곽 셀의 외곽 영역에 오버레이 외부 버니어가 형성되도록 정의된 마스크를 이용하여 상기 패드 질화막, 상기 제1 폴리실리콘막, 상기 게이트 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성함으로서 셀 영역에는 액티브 영역과 소자분리 영역을 정의하고 상기 최외곽 셀의 외곽 영역에는 오버레이 외부 버니어를 정의하는 단계;

상기 트렌치를 절연막으로 매립하여 소자분리막을 형성하는 단계;

상기 패드 질화막을 제거하는 단계;

상기 패드 질화막이 제거된 결과물 상에 제2 폴리실리콘막을 증착하는 단계;

상기 셀 영역에 증착된 상기 제2 폴리실리콘막을 패터닝하여 제2 폴리실리콘막 패턴을 형성하고, 상기 오버레이 외부 버니어 상에 증착된 상기 제2 폴리실리콘막을 패터닝하여 오버레이 내부 버니어를 이루는 제2 폴리실리콘막 패턴을 형성하는 단계를 포함하되,

상기 제2 폴리실리콘막 패턴과 상기 소자분리막의 중첩 정도를 주사전자현미경으로 측정하기 위하여 상기 오버레이 외부 버니어의 제2 폴리실리콘막 패턴 양측은 소정 폭을 갖는 레인(lane)을 이루도록 상기 제2 폴리실리콘막을 패터닝하는 것을 특징으로 하는 플래시 메모리 소자의 오버레이 버니어 형성방법.
제1항에 있어서, 상기 오버레이 외부 버니어는 셀의 크기보다 약 3배의 크기를 갖도록 정의하는 것을 특징으로 하는 플래시 메모리 소자의 오버레이 버니어 형성방법.
제1항에 있어서, 상기 트렌치를 형성할 때 상기 오버레이 외부 버니어의 가운데 부분의 레인(lane)을 따라 상기 셀 영역에 형성되는 트렌치와 동일하게 트렌치를 형성하여 상기 오버레이 외부 버니어를 정의하는 것을 특징으로 하는 플래시 메모리 소자의 오버레이 버니어 형성방법.
제1항에 있어서, 상기 트렌치를 형성할 때 상기 오버레이 내부 버니어 패턴 방향을 따라 양측부에 상기 셀 영역에 형성되는 트렌치와 동일하게 트렌치를 형성하여 상기 오버레이 외부 버니어를 정의하는 것을 특징으로 하는 플래시 메모리 소자의 오버레이 버니어 형성방법.
제1항에 있어서, 상기 오버레이 외부 버니어의 양쪽에 더미 셀을 더 형성하는 것을 특징으로 하는 플래시 메모리 소자의 오버레이 버니어 형성방법.