CN116759298A - 一种形成光刻对准标记的方法和半导体器件 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 77
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000001259 photo etching Methods 0.000 title claims abstract description 26
- 239000010410 layer Substances 0.000 claims abstract description 173
- 229910052751 metal Inorganic materials 0.000 claims abstract description 61
- 239000002184 metal Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 238000000206 photolithography Methods 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims description 55
- 238000005530 etching Methods 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
一种形成光刻对准标记的方法和半导体器件，该方法包括：提供半导体衬底，半导体衬底包括对准标记区和有效器件区；执行第一光刻工艺，在半导体衬底的对准标记区中形成栅极沟槽；在栅极沟槽中形成栅极结构；形成覆盖半导体衬底和栅极结构的层间介质层；执行第二光刻工艺，在层间介质层中形成连接栅极结构的接触孔；形成填充接触孔的接触孔金属层，接触孔金属层表面形成有位于接触孔上方的第一凹槽；沉积覆盖接触孔金属层的顶部金属层，顶部金属层表面形成有位于第一凹槽上方的第二凹槽；以第二凹槽作为光刻对准标记，对顶部金属层执行第三光刻工艺。本发明能够在顶部金属层中产生深度足够识别的凹槽作为光刻对准标记，提高套刻精度。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种形成光刻对准标记的方法和半导体器件。
背景技术
在半导体光刻过程中，套刻精度(Overlay Accuracy)是衡量光刻工艺的关键参数之一。套刻精度是指前后两道光刻工序之间彼此图形的对准精度，如果对准的偏差过大，就会直接影响产品的良率。
目前，通常利用识别对准标记(Alignment Mark)的方式来确保套刻精度。在光罩(Mask)的设计过程中需要设置对准标记，以用于晶圆上各膜层间的对位。其中，对准标记是分别刻画在光罩上和晶圆上用于确定二者的相对位置和方向的图形。
在顶层金属(Top Metal)工艺中，对金属层的光刻需要先覆盖金属再进行对准，由于金属层的厚度较大而填充掉了前一层的对准标记，并且其反光性强，因此导致无法识别到对准标记，从而影响了套刻精度。
因此，有必要对目前的形成光刻对准标记的方法提出改进，以至少部分地解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种形成光刻对准标记的方法，包括以下步骤：
提供半导体衬底，所述半导体衬底包括对准标记区和有效器件区；
执行第一光刻工艺，在所述对准标记区的所述半导体衬底中形成栅极沟槽；
在所述栅极沟槽中形成栅极结构；
形成覆盖所述半导体衬底和所述栅极结构的层间介质层；
执行第二光刻工艺，在所述层间介质层中形成连接所述栅极结构的接触孔；
形成填充所述接触孔的接触孔金属层，所述接触孔金属层表面形成有位于所述接触孔上方的第一凹槽；
沉积覆盖所述接触孔金属层的顶部金属层，所述顶部金属层表面形成有位于所述第一凹槽上方的第二凹槽；
以所述第二凹槽作为光刻对准标记，对所述顶部金属层执行第三光刻工艺。
在一些实施例中，在所述栅极沟槽中形成栅极结构，包括：
在所述栅极沟槽中依次形成栅极介质层和第一栅极材料层；
刻蚀所述栅极介质层和所述第一栅极材料层，使所述栅极介质层和所述第一栅极材料层的厚度小于所述栅极沟槽的深度。
在一些实施例中，在所述栅极沟槽中形成栅极结构，还包括：
沉积第二栅极材料层，以填充所述栅极沟槽，所述第二栅极材料层表面形成有位于所述栅极沟槽上方的第三凹槽；
去除所述栅极沟槽外部的所述第二栅极材料层。
在一些实施例中，在沉积第二栅极材料层，以填充所述栅极沟槽之前，还包括：
所述第一栅极材料层顶部形成栅间介质层。
在一些实施例中，刻蚀所述栅极介质层和所述第一栅极材料层所使用的光罩具有露出所述对准标记区的曝光窗口。
在一些实施例中，所述第一光刻工艺和所述第二光刻工艺所使用的光罩在所述对准标记区具有相同的曝光窗口。
在一些实施例中，所述接触孔金属层的材料包括钨，所述顶部金属层的材料包括铝和/或铜。
在一些实施例中，所述方法还包括：在所述有效器件区中形成屏蔽栅场效应晶体管，所述光刻对准标记与所述屏蔽栅场效应晶体管同步形成。
在一些实施例中，所述对准标记区为切割道所在的区域。
本发明还提供一种半导体器件，其在制造过程中采用如上所述的形成光刻对准标记的方法形成光刻对准标记
根据本发明提供的形成光刻对准标记的方法将顶部金属层的对准标记形成在接触孔上方，从而在顶部金属层中产生深度足够识别的凹槽作为光刻对准标记，提高了套刻精度；基于该方法得到的半导体器件具有更高的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1E示出了根据常规的形成光刻对准标记的方法获得的半导体器件的截面结构示意图；
图2示出了根据本发明的一实施例的半形成光刻对准标记的方法的工艺流程图；
图3A至图3F示出了根据本发明的一实施例的形成光刻对准标记的方法的相关步骤获得的半导体器件的截面结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
参照图1A至图1E，其中示出了现有的形成光刻对准标记的方法。首先，如图1A所示，对半导体衬底101进行刻蚀，以形成栅极沟槽。接着，如图1B所示，在栅极沟槽中形成栅极结构102，栅极结构102包括第一栅极材料层和位于第一栅极材料层与半导体衬底101之间的栅极介质层。接着，如图1C所示，形成覆盖半导体衬底101和栅极结构102的第二栅极材料层103。之后，如图1D所示，去除第二栅极材料层103，并在半导体衬底和栅极结构102上方形成层间介质层104，并刻蚀层间介质层104，以形成接触孔105；之后，形成填充接触孔105的接触孔金属层106，并在接触孔金属层106中形成第一凹槽107和第二凹槽108。最后，如图1E所示，去除接触孔105外部的接触孔金属层，并形成覆盖接触孔金属层106和层间介质层104的顶部金属层109，顶部金属层109中形成有与第一凹槽107对应的第三凹槽110和与第二凹槽108对应的第四凹槽111，作为对顶部金属层109执行光刻工艺时所采用的光刻对准标记。
上述工艺存在的问题是，由于顶部金属层109厚度较大，因此第三凹槽110和第四凹槽111的深度较小，并且顶部金属层109反光性较强，因此在对顶部金属层109执行光刻工艺时难以识别到其中的光刻对准标记，从而降低了套刻精度。
针对上述问题，本发明实施例提供了一种形成光刻对准标记的方法，下面结合图2以及图3A至图3F详细地描述本发明实施例提供的形成光刻对准标记的方法，其中，图2示出了根据本发明的一实施例的形成光刻对准标记的方法的工艺流程图；图3A至图3F示出了根据本发明的一实施例的形成光刻对准标记的方法的相关步骤所获得的器件的截面结构示意图。
如图2所示，根据本发明的一实施例的形成光刻对准标记的方法主要包括以下步骤：
步骤S201，提供半导体衬底，所述半导体衬底包括对准标记区和有效器件区；
步骤S202，执行第一光刻工艺，在所述对准标记区的所述半导体衬底中形成栅极沟槽；
步骤S203，在所述栅极沟槽中形成栅极结构；
步骤S204，形成覆盖所述半导体衬底和所述栅极结构的层间介质层；
步骤S205，执行第二光刻工艺，在所述层间介质层中形成连接所述栅极结构的接触孔；
步骤S206，形成填充所述接触孔的接触孔金属层，所述接触孔金属层表面形成有位于所述接触孔上方的第一凹槽；
步骤S207，沉积覆盖所述接触孔金属层的顶部金属层，所述顶部金属层表面形成有位于所述第一凹槽上方的第二凹槽；
步骤S208，以所述第二凹槽作为光刻对准标记，对所述顶部金属层执行第三光刻工艺。
下面，参考图3A至图3F对本发明实施例的形成光刻对准标记的方法做详细描述，其中，图3A至图3F示出了根据本发明的一实施例的形成光刻对准标记的方法的相关步骤所获得的半导体器件的结构示意图。
如图3A所示，首先提供半导体衬底301，示例性地，半导体衬底301可以为本领域技术人员熟知的任何适合的半导体材料，例如以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底的导电类型可以是N型或者P型，具体地，可根据实际需要制备的器件类型进行合理选择。
半导体衬底301包括对准标记区和有效器件区，本发明实施例的光刻对准标记形成在对准标记区，有效器件区用于形成晶体管等半导体器件。具体地，光刻对准标记用于对光刻胶层的曝光误等进行控制，保证套刻精度。光刻对准标记可以是形成在半导体衬底301表面的凸起、凹陷等图形。
示例性地，对准标记区可以是切割道所在的区域，切割道位于多个有效器件区之间，用于在半导体器件制作完成后，作为封装阶段分割有效器件区的切割线。在设计用于划分半导体衬底301表面的有效器件区和对准标记区的光刻版图时，通常将光刻对准标记和套刻测量标记等光刻工艺所需要用到的图形形成在切割道中，避免影响到有效器件区的正常光刻。
接着，继续参照图3A，第一光刻工艺，在对准标记区的半导体衬底301中形成栅极沟槽302。
具体地，执行第一光刻工艺时，需要使用光罩进行曝光显影，从而在半导体衬底301表面形成图案化的光刻胶层，光刻胶层露出栅极沟槽所对应的区域，之后，以光刻胶层为掩膜对半导体衬底301进行各向异性刻蚀，以形成栅极沟槽302。对晶圆的每一次光刻都需要使用光罩，并且，在曝光前，每一块光罩都需要与晶圆表面的光刻对准标记进行对准后才能进行曝光，从而保证每一层图形有精确的相对位置。但在第一次刻蚀中，则只需要将光罩上的对准图形经过刻蚀工艺形成在半导体衬底301表面，以用于进行下一次对准。
接着，在栅极沟槽302中形成栅极结构。示例性地，栅极结构包括第一栅极材料层303、第二栅极材料层304、位于第一栅极材料层303和第二栅极材料层304之间的栅间介质层和位于栅极沟槽底部和侧壁上的栅极介质层。
如图3B所示，首先在栅极沟槽302中依次形成栅极介质层和第一栅极材料层303，第一栅极材料层303可以称为屏蔽栅材料层。
其中，栅极介质层可以是氧化层，具体包括氧化硅层或氮氧化硅层。示例性地，可以采用但不限于化学气相沉积(Chemical Vapor Deposition，CVD)等沉积工艺向栅极沟槽302的侧壁及底部形成栅极介质层，或者，可以通过高温炉管热氧化工艺形成栅极介质层。
接着，形成填充栅极沟槽的第一栅极材料层303。第一栅极材料层303可以是多晶硅层，多晶硅中可以掺杂有N型或P型的掺杂离子，具体可以在沉积多晶硅层的过程中进行P型离子或N型离子的原位掺杂并退火，也可以在沉积多晶硅层后，对沉积的多晶硅层进行P型离子或N型离子注入并退火，使得其中掺杂的P型离子或N型离子在多晶硅层中扩散均匀。
之后，刻蚀栅极介质层和第一栅极材料层303，使栅极介质层和第一栅极材料层303的厚度小于栅极沟槽的深度，从而在第一栅极材料层303上方形成凹陷区。具体地，首先通过湿法或干法刻蚀工艺去除一部分高度的第一栅极材料层303，此时覆盖在栅极沟槽302侧壁和半导体衬底301表面的栅极介质层能够保护半导体衬底301不被刻蚀，因此，对第一栅极材料层303的刻蚀工艺所使用的光罩具有露出整个对准标记区的曝光窗口。
接着，回刻蚀栅极介质层，对栅极介质层的刻蚀工艺可选用干法刻蚀或者湿法刻蚀的方法，可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。由于栅极介质层与半导体衬底301的材料不同，二者之间具有较高的刻蚀选择比，因此，对栅极介质层的刻蚀工艺所使用的光罩也可以具有露出整个对准标记区的曝光窗口。
接着，在第一栅极材料层303顶部形成栅间介质层。示例性地，通过热氧化工艺对第一栅极材料层303的顶部进行热氧化，从而形成栅间介质层。
接着，如图3C所示，沉积第二栅极材料层304，以填充栅极沟槽，第二栅极材料层304表面形成有位于栅极沟槽上方的第三凹槽305。具体地，由于第一栅极材料层303仅填充部分栅极沟槽，即在第一栅极材料层303上方形成有一较深的凹陷区，因此沉积第二栅极材料层304后，保留了凹陷区的图形，从而形成了第三凹槽305。
第二栅极材料层304可以称为控制栅材料层，控制栅材料层可以是多晶硅层，可以在沉积多晶硅的过程中进行原位掺杂并退火，也可以在沉积多晶硅后，对多晶硅层进行掺杂离子注入并退火。在沉积第二栅极材料层以后，还可以执行刻蚀工艺或研磨工艺等，以去除栅极沟槽302外部的第二栅极材料层。
接着，如图3D所示，形成覆盖半导体衬底301和栅极结构的层间介质层306。在一些实施例中，层间介质层306包括依次层叠的无掺杂氧化硅(USG)和硼磷硅玻璃(Boro-phospho-silicate Glass，BPSG)。将USG沉积在BPSG之下可以防止BPSG中的P元素渗透到半导体衬底301中。沉积层间介质层306的工艺包括但不限于离子体增强化学气相沉积(PECVD)。
之后，执行第二光刻工艺，在层间介质层306中形成连接栅极结构的接触孔307。第一光刻工艺和第二光刻工艺所使用的光罩在对准标记区具有相同的曝光窗口，从而使接触孔307的位置与栅极沟槽302的位置对齐。
形成接触孔307后，如图3E所示，形成填充接触孔307的接触孔金属层308，接触孔金属层308表面形成有位于接触孔307上方的第一凹槽309。由于接触孔307具有较大的深度，因此沉积接触孔金属层308后，保留了接触孔307的图形，从而在接触孔金属层308表面形成了第一凹槽309。示例性地，由于钨具有均匀填充高深宽比通孔的能力，因此可以选用钨作为接触孔金属层308的材料。
如图3F所示，沉积覆盖接触孔金属层308的顶部金属层310，顶部金属层310表面形成有位于第一凹槽309上方的第二凹槽311。顶部金属层310可以为铜、铝或铜铝合金，其用于与外部电路相连。由于第一凹槽309具有较大的深度，因此沉积顶部金属层310后，保留了第一凹槽309的图形，从而在顶部金属层310表面形成了第二凹槽311。之后，以第二凹槽311作为光刻对准标记，对顶部金属层310执行后续的第三光刻工艺。与常规的形成在顶部金属层310表面的光刻对准标记相比，第二凹槽311的深度更大，因此足以对其进行识别，从而保证了套刻精度。
如上所述，本发明实施例的光刻对准标记形成在对准标记区，其可以与有效器件区中的屏蔽栅场效应晶体管(SGT-MOSFET)同步形成。屏蔽栅与源电极相连，实现了屏蔽栅与漂移区的作用，减小了米勒电容以及栅电荷，器件的开关速度得以加快，开关损耗低，同时又实现了电荷耦合效应，减小了漂移区临界电场强度，器件的导通电阻得以减小。
值得一提的是，上述步骤的顺序仅作为示例，在不冲突的前提下，上述步骤的顺序还可以进行调换或者交替进行等。
至此完成了对本发明实施例的形成光刻对准标记的方法的介绍，对于完整的器件的制作还需其他前序步骤、中间步骤或者后续步骤，在此不做赘述。
综上所述，本发明实施例的形成光刻对准标记的方法将顶部金属层的对准标记形成在接触孔上方，从而在顶部金属层中产生深度足够识别的凹槽作为光刻对准标记，提高了套刻精度；基于该方法得到的半导体器件具有更高的良率。
本发明实施例还提供了一种半导体器件，该半导体器件在制造过程中采用上述方法形成对准标记，从而保证了套刻精度，提高了半导体器件的良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种形成光刻对准标记的方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底包括对准标记区和有效器件区；
执行第一光刻工艺，在所述对准标记区的所述半导体衬底中形成栅极沟槽；
在所述栅极沟槽中形成栅极结构；
形成覆盖所述半导体衬底和所述栅极结构的层间介质层；
执行第二光刻工艺，在所述层间介质层中形成连接所述栅极结构的接触孔；
形成填充所述接触孔的接触孔金属层，所述接触孔金属层表面形成有位于所述接触孔上方的第一凹槽；
沉积覆盖所述接触孔金属层的顶部金属层，所述顶部金属层表面形成有位于所述第一凹槽上方的第二凹槽；
以所述第二凹槽作为光刻对准标记，对所述顶部金属层执行第三光刻工艺。
2.根据权利要求1所述的方法，其特征在于，在所述栅极沟槽中形成栅极结构，包括：
在所述栅极沟槽中依次形成栅极介质层和第一栅极材料层；
刻蚀所述栅极介质层和所述第一栅极材料层，使所述栅极介质层和所述第一栅极材料层的厚度小于所述栅极沟槽的深度。
3.根据权利要求2所述的方法，其特征在于，在所述栅极沟槽中形成栅极结构，还包括：
沉积第二栅极材料层，以填充所述栅极沟槽，所述第二栅极材料层表面形成有位于所述栅极沟槽上方的第三凹槽；
去除所述栅极沟槽外部的所述第二栅极材料层。
4.根据权利要求3所述的方法，其特征在于，在沉积第二栅极材料层，以填充所述栅极沟槽之前，还包括：
所述第一栅极材料层顶部形成栅间介质层。
5.根据权利要求2所述的方法，其特征在于，刻蚀所述栅极介质层和所述第一栅极材料层所使用的光罩具有露出所述对准标记区的曝光窗口。
6.根据权利要求1所述的方法，其特征在于，所述第一光刻工艺和所述第二光刻工艺所使用的光罩在所述对准标记区具有相同的曝光窗口。
7.根据权利要求1所述的方法，其特征在于，所述接触孔金属层的材料包括钨，所述顶部金属层的材料包括铝和/或铜。
8.根据权利要求1所述的方法，其特征在于，还包括：在所述有效器件区中形成屏蔽栅场效应晶体管，所述光刻对准标记与所述屏蔽栅场效应晶体管同步形成。
9.根据权利要求1所述的方法，其特征在于，所述对准标记区为切割道所在的区域。
10.一种半导体器件，其特征在于，其在制造过程中采用权利要求1-9中任一项所述的形成光刻对准标记的方法形成光刻对准标记。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310626493.9A CN116759298A (zh) | 2023-05-30 | 2023-05-30 | 一种形成光刻对准标记的方法和半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310626493.9A CN116759298A (zh) | 2023-05-30 | 2023-05-30 | 一种形成光刻对准标记的方法和半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116759298A true CN116759298A (zh) | 2023-09-15 |
Family
ID=87948845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310626493.9A Pending CN116759298A (zh) | 2023-05-30 | 2023-05-30 | 一种形成光刻对准标记的方法和半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116759298A (zh) |
-
2023
- 2023-05-30 CN CN202310626493.9A patent/CN116759298A/zh active Pending
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