CN108122753B - 半导体装置的形成方法 - Google Patents

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Abstract

为图案化栅极，先沉积芯材并图案化芯材。在一实施例中，上述图案化芯材的方法为进行第一蚀刻工艺以得粗略的目标，接着进行蚀刻参数不同的第二蚀刻工艺以得精确的目标。芯之后可用于形成间隔物，且间隔物接着可作为图案化栅极的掩模。

Description

半导体装置的形成方法
技术领域
本公开实施例涉及半导体装置的形成方法，更特别涉及以参数不同的两道蚀刻工艺进行图案化。
背景技术
半导体装置已用于多种电子应用中，比如个人电脑、手机、数码相机、与其他电子设备。半导体装置的制作方法通常为依序沉积绝缘或介电层、导电层、与半导体层的材料于半导体基板上，以及以光刻及蚀刻工艺图案化多种材料层，即形成电路构件与单元于半导体基板上。
半导体产业持续缩小最小结构尺寸，以持续改良多种电子构件如晶体管、二极管、电阻、电容、与类似物的集成密度，使固定面积得以整合更多构件。然而在缩小最小结构尺寸时，每一工艺中的额外问题也随之产生，因此需解决这些额外问题。
发明内容
本公开一实施例提供的半导体装置的形成方法，包括：形成虚置材料于硬掩模上；以第一蚀刻工艺蚀刻虚置材料；以及依据第一蚀刻工艺的结果，以第二蚀刻工艺蚀刻虚置材料，其中第二蚀刻工艺与第一蚀刻工艺具有至少一不同的工艺参数。
附图说明
图1A与图1B是一些实施例中，位于栅极上的芯材的附图。
图2是一些实施例中，进行第一蚀刻工艺以蚀刻芯材的附图。
图3是一些实施例中，进行第二蚀刻工艺以蚀刻芯材的附图。
图4是一些实施例中，形成间隔物与移除芯材的附图。
图5是一些实施例中，放置光致抗蚀剂的附图。
图6是一些实施例中，图案化硬掩模的附图。
图7是一些实施例中，放置光致抗蚀剂的附图。
图8A与图8B是一些实施例中，图案化栅极的附图。
图9是另一实施例中，采用不同深度的多重隔离区的附图。
附图标记说明：
D1 第一距离
D2 第二距离
D3 第三距离
D4 第四距离
MS 芯间隔
SS 间隔物间隔
W1 第一宽度
W\ 第二宽度
W3 第三宽度
W4 第四宽度
W5 第五宽度
101 基板
103 第一沟槽
105 第一隔离区
107 鳍状物
109 栅极介电材料
111 栅极材料
113 第一硬掩模
115 第二硬掩模
117 芯材
119 第一光致抗蚀剂
200 第一蚀刻工艺
201 芯
300 第二蚀刻工艺
401 间隔物
501 第二光致抗蚀剂
600 第三蚀刻工艺
701 第三光致抗蚀剂
800 第四蚀刻工艺
801 栅极
901 第二隔离区
903 第二沟槽
具体实施方式
下述公开内容提供许多不同实施例或实例以实施本公开的不同结构。下述特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多个实例可采用重复标号及/或符号使说明简化及明确，但这些重复不代表多种实施例中相同标号的元件之间具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
下述实施例对应特定实施例，比如鳍状场效晶体管。然而这些实施例亦可用于其他方面，比如平面晶体管。
如图1A与图1B所示，基板101具有第一沟槽103与鳍状物107。图1B是沿着图1A中线段B-B’的剖面，且图1B显示鳍状物107其每一侧的额外材料(在图1A中被挡住而未显示)。基板101可为硅基板，但亦可为其他基板如绝缘层上半导体、具有应力的绝缘层上半导体、或绝缘层上硅锗。基板101可为p型基板，但在其他实施例中亦可为n型半导体。
第一沟槽103可先形成以用于最后形成的第一隔离区105。第一沟槽103的形成方法可采用掩模层(未另外图示于图1A与图1B中)搭配合适的蚀刻工艺。举例来说，掩模层可为硬掩模，其包含化学气相沉积形成的氮化硅，但亦可为其他工艺如等离子体增强化学气相沉积、低压化学气相沉积、或形成一致的氧化硅层后进行氮化等工艺所形成其他材料如氧化物、氮氧化物、碳化硅、上述的组合、或类似物。在形成掩模层后，可采用合适的光刻工艺图案化掩模层以露出部分的基板101，接着蚀刻露出的部分基板101以形成第一沟槽103。
然而本领域技术人员应理解，上述用以形成掩模层的工艺与材料，并非在蚀刻部分露出的基板101以形成第一沟槽103时，用以保护其他部分的基板101的唯一方法。任何合适工艺如图案化与显影光致抗蚀剂，亦可用以露出需移除的部分基板101，以形成第一沟槽103。这些方法均属本公开实施例的范畴。
在形成并图案化掩模层后，形成第一沟槽103于基板101中。移除露出的基板101以形成第一沟槽103于基板101中的方法，可为合适工艺如反应性离子蚀刻，但亦可为任何合适工艺。在一实施例中，第一沟槽103自基板101的表面向下的第一距离D1小于约
Figure BDA0001302293140000041
比如约
Figure BDA0001302293140000042
然而本领域技术人员应理解，上述形成第一沟槽103的工艺仅为一可能的工艺而非唯一的实施例。任何合适工艺均可用于形成第一沟槽。上述方法可采用任何合适工艺，其包含任何数目的掩模与移除步骤。
除了形成第一沟槽103外，掩模与蚀刻工艺亦自基板101其未移除的部分另外形成鳍状物107。为方便说明，鳍状物107在附图中与基板101之间隔有虚线，但在物理上不一定存在此界线。鳍状物107可用以形成多闸鳍状场效晶体管的沟道区如下述。图1A仅显示三个自基板101形成的鳍状物107，但可采用任何数目的鳍状物107。
鳍状物107在基板101其表面处的宽度介于约1nm至约50nm之间，比如约10nm。此外，鳍状物107彼此之间相隔的距离可介于约1nm至约50nm之间，比如约20nm。以此种方式分隔的鳍状物107，可各自具有分开的沟道区，且相距的距离够近以共用共同栅极，如下详述。
当形成第一沟槽103与鳍状物107后，可将介电材料填入第一沟槽103，再使第一沟槽103中的介电材料凹陷以形成第一隔离区105。介电材料可为氧化物材料、高密度等离子体氧化物、或类似物。在视情况(非必要)进行清洁与衬垫第一沟槽103之后，可采用化学气相沉积法(高深宽比工艺)、高密度等离子体化学气相沉积法、或其他合适方法以形成介电材料。
将介电材料填入第一沟槽103的步骤可如下：将介电材料超填第一沟槽103与基板101后，接着移除超出第一沟槽103与鳍状物107的多余介电材料，且移除方法可为合适工艺如化学机械研磨、蚀刻、上述的组合、或类似方法。在一实施例中，移除工艺可移除鳍状物107上的任何介电材料，并露出鳍状物107以进行后续工艺步骤。
在介电材料填入第一沟槽103后，接着使介电材料凹陷以远离鳍状物107的表面。凹陷工艺可露出与鳍状物107的上表面相邻的鳍状物107的至少部分侧壁。使介电材料凹陷的方法可采用湿蚀刻，比如将鳍状物107的上表面浸入蚀刻品如HF，但亦可采用其他蚀刻品如H2或其他方法如反应性离子蚀刻、采用化学品如NH3/NF3的干蚀刻、化学氧化物移除、或干式化学清洁等方法。介电材料自鳍状物107的表面凹陷的第二距离D2可介于约
Figure BDA0001302293140000051
至约
Figure BDA0001302293140000052
之间，比如约
Figure BDA0001302293140000053
此外，凹陷工艺亦可移除任何残留于鳍状物107上的介电材料，以确保鳍状物107露出于后续工艺中。
然而本领域技术人员应理解，上述步骤仅为填入介电材料并使其凹陷的完整工艺的一部分。举例来说，衬垫步骤、清洁步骤、回火步骤、填隙步骤、上述的组合、与类似步骤亦可用于将介电材料填入第一沟槽103中。所有的可能工艺均属本公开实施例的范畴。
在形成第一隔离区105后，可形成栅极介电材料109与栅极材料111于每一鳍状物107上。在一实施例中，栅极介电材料109的形成方法可为热氧化、化学气相沉积、溅镀、或任何其他可能方法。鳍状物107的顶部与侧壁上的栅极介电材料109的厚度可不同，端视栅极介电材料109的形成技术而定。
栅极介电材料109可包含氧化硅或氮氧化硅，其厚度可介于约
Figure BDA0001302293140000054
至约
Figure BDA0001302293140000055
之间(比如约
Figure BDA0001302293140000056
)。在另一实施例中，栅极介电材料109可为高介电常数材料(其介电常数可大于约5)，比如氧化镧、氧化铝、氧化铪、氮氧化铪、氧化锆、或上述的组合，其等效氧化物厚度介于约
Figure BDA0001302293140000057
至约
Figure BDA0001302293140000058
之间(比如约
Figure BDA0001302293140000059
或更薄)。此外，氧化硅、氮氧化硅、及/或高介电常数材料的任何组合亦可用于栅极介电材料109。
栅极材料111可包含导电材料，其可包括多晶硅、多晶硅锗、金属氮化物、金属硅化物、金属氧化物、金属、上述的组合、或类似物。举例来说，金属氮化物可包含氮化钨、氮化钼、氮化钛、氮化钽、或上述的组合。举例来说，金属硅化物包括钨硅化物、钛硅化物、钴硅化物、镍硅化物、铂硅化物、铒硅化物、或上述的组合。举例来说，金属氧化物可包括氧化钌、铟锡氧化物、或上述的组合。举例来说，金属包括钨、钛、铝、铜、钼、镍、铂、或类似物。
栅极111的沉积方法可为化学气相沉积、溅镀沉积、或用以沉积导电材料的其他合适技术。栅极材料111的厚度可介于约100nm至约200nm之间(比如约160nm)。栅极材料111的上表面可具有不平坦的上表面，且可在图案化栅极材料111或蚀刻栅极前先平坦化栅极材料111。此时可视情况将离子导入栅极材料111中。举例来说，导入离子的方法可为离子注入技术。
当形成栅极介电材料109与栅极材料111时，可形成额外材料于其上，以作为图案化栅极介电材料109与栅极材料的工艺的一部分。在图案化后，栅极介电材料109与栅极材料111将形成多重沟道区，于栅极介电材料109下的鳍状物107的每一侧上。在一实施例中，上述图案化步骤可先沉积第一硬掩模113与第二硬掩模115于栅极材料111上。在一实施例中，第一硬掩模113包含介电材料如氮化硅、氮化钛、氮氧化硅、硅、氧化硅、氮化钽、钨、上述的组合、或类似物。第一硬掩模113的形成工艺可为化学气相沉积、等离子体增强化学气相沉积、原子层沉积、或类似方法，且其厚度可介于约
Figure BDA0001302293140000061
至约
Figure BDA0001302293140000062
之间(比如约
Figure BDA0001302293140000063
)。然而任何合适材料与方法均可用以形成第一硬掩模113。
在形成第一硬掩模113后，形成第二硬掩模115于第一硬掩模113上。在一实施例中，第二硬掩模115的材料不同于第一硬掩模113，且可为氧化硅、硅、氮化硅、氮化钛、氮化钽、上述的组合、或类似物，且其沉积工艺可为化学气相沉积、物理气相沉积、或其他沉积工艺。第二硬掩模115的厚度可介于约
Figure BDA0001302293140000064
至约
Figure BDA0001302293140000065
之间(比如约
Figure BDA0001302293140000066
)。然而任何合适材料、形成工艺、与厚度亦可用于第二硬掩模115。
图1A与图1B亦显示放置与图案化芯材117及第一光致抗蚀剂119于第二硬掩模115上。在一实施例中，芯材117可为虚置材料如虚置非晶硅、虚置多晶硅、或可图案化的其他材料。芯材117的沉积工艺可为化学气相沉积、物理气相沉积、上述的组合、或类似工艺，且其厚度可介于约
Figure BDA0001302293140000071
至约
Figure BDA0001302293140000072
之间(比如约
Figure BDA0001302293140000073
)。然而任何合适材料、沉积方法、或厚度亦可用于形成芯材117。
在形成芯材117后，将第一光致抗蚀剂119置于芯材117上。在一实施例中，第一光致抗蚀剂119为三层光致抗蚀剂，其具有底抗反射涂层、中间掩模层、与顶光致抗蚀剂层(未分开附图于图1A与图1B中)。然而，任何合适种类的光敏材料或其组合亦可用于第一光致抗蚀剂119。
在放置第一光致抗蚀剂119于芯材117与第二硬掩模115上后，图案化第一光致抗蚀剂119。一实施例中的第一光致抗蚀剂119其图案化方法，可为以经由光掩模图案化的能量源(如光)照射第一光致抗蚀剂119中的光敏材料(如三层光致抗蚀剂中的顶光致抗蚀剂层)。能量撞击光敏材料的部分将产生化学反应，并改质第一光致抗蚀剂119的曝光部分的物理性质。因此第一光致抗蚀剂119其曝光部分的物理性质不同于未曝光部分的物理性质。接着以显影剂(未分别图示)显影第一光致抗蚀剂119，以自第一光致抗蚀剂119的未曝光部分分离第一光致抗蚀剂119的曝光部分。
在一实施例中，可图案化第一光致抗蚀剂119，以用于图案化芯材117的工艺。如此一来，第一光致抗蚀剂119的第一宽度W1可介于约1nm至约100nm之间(比如约59nm)。此外，第一光致抗蚀剂119其分开的部分之间所隔的第三距离D3介于约1nm至约50nm之间(比如约10nm)。然而图案化的第一光致抗蚀剂119可具有任何合适的尺寸。
在图案化第一光致抗蚀剂119后，可进行显影后检测以得知第一光致抗蚀剂119的关键尺寸信息。在一实施例中，显影后检测的方法可采用缺陷扫描工具如扫描式电子显微镜(可为线上或离线)，光学的关键尺寸检测方法、上述的组合、或类似方法。然而任何合适的方法均可用以得到第一光致抗蚀剂119于显影后的关键尺寸信息。
图2是开始图案化工艺，以将第一光致抗蚀剂119的图案转移至芯材117并形成芯201的附图。在一实施例中，此图案化工艺可由第一蚀刻工艺200开始，其具有所需的第一蚀科特性。举例来说，一实施例中的第一蚀刻工艺200可为非等向干蚀刻如反应性离子蚀刻，其可用以将第一光致抗蚀剂119的图案转移至芯材117以以形成芯201。然而，可采用任何合适的蚀刻工艺作为上述蚀刻工艺。
此外，为了达到所需尺寸，在第一蚀刻工艺200中可采用进阶工艺控制。举例来说，一系列的模型与回馈系统可由前述的显影后检测接收第一光致抗蚀剂关键尺寸信息。当显影后检测接收到第一光致抗蚀剂的关键尺寸信息，进阶工艺控制可采用第一光致抗蚀剂的关键尺寸信息搭配其他工艺参数(如先前工艺执行时所确认的参数)，以确认并设定用于第一蚀刻工艺200的多种工艺参数(比如功率、流速、温度、压力、或类似参数)。蚀刻工具(未分开显示于图2中)接着可接收工艺参数(已对应第一光致抗蚀剂的关键尺寸信息调整)，并依据调整后的工艺参数进行第一蚀刻工艺200。
然而采用进阶工艺控制(即使已量测并采用第一光致抗蚀剂的关键尺寸信息)搭配第一光致抗蚀剂119仍不完美。举例来说，第一蚀刻工艺200(采用进阶工艺控制与显影后检测)的控制单元为1.0秒、修整曲线(R2)为0.9386、且干工艺时间(秒)与关键尺寸(nm)之间的修整曲线其线性式约为y＝0.304x+31.612时，其控制敏感度可达0.30nm/秒。这样的控制敏感度会在尺寸进一步缩小时，造成整个工艺的控制较低且缺陷较多。
基于上述理由，除了芯201具有相同宽度与间隔如其上的第一光致抗蚀剂119之外，芯201可具有第二宽度W2(介于约1nm至约100nm之间，比如约35nm)。然而芯201可具有任何合适的尺寸。
如图3所示，在形成芯201后，自芯201移除第一光致抗蚀剂119。在一实施例中，等离子体灰化工艺可用以移除第一光致抗蚀剂119，其中第一光致抗蚀剂119的温度升温至热分解使其移除。然而任何其他合适工艺如湿式剥除，亦可用以移除第一光致抗蚀剂119。
当移除第一光致抗蚀剂119后，可进行蚀刻后检测以得移除第一光致抗蚀剂119后的芯201其关键尺寸信息。在一实施例中，蚀刻后检测可用以确认第一蚀刻工艺200，是否可让芯201达到所需的关键尺寸。举例来说，蚀刻后检测可测量第一蚀刻工艺200之后的芯201其实际宽度，并确认芯201的实际宽度与所需宽度之间的第一偏差。接着将这些信息输送至用于第二蚀刻工艺300的第二蚀刻单元，其将搭配图3说明如下。
在一实施例中，蚀刻后检测可采用电子束检测工具(如扫描式电子显微镜工具)。在其他实施例中，可用用光学检测工具(如光学绕射工具、光学反射工具、光学散射工具、或类似工具)、电子束与光学工具的组合、或类似工具。然而任何合适工具或工艺亦可用于进行蚀刻后检测。在一实施例中，芯材117为多晶硅且第一蚀刻工艺200为干蚀刻，且上述第一偏差可介于约1nm至约100nm之间(比如约24nm)。
图3亦显示自蚀刻后检测得到第一偏差后，可进行第二蚀刻工艺300调整芯201的图案以修正第一偏差，使芯201达到精准的目标关键尺寸。在一实施例中，第二蚀刻工艺300与第一蚀刻工艺200具有一或多个不同的控制参数。举例来说，一实施例中的第一蚀刻工艺200具有第一控制敏感度，第二蚀刻工艺300具有第二控制敏感度，且第一控制敏感度与第二控制敏感度不同。
举例来说，一实施例中的芯为多晶硅，第一蚀刻工艺200为控制敏感度为0.30nm/秒的干蚀刻，而第二蚀刻工艺300为控制敏感度较小的蚀刻工艺。在一特定实施例中，第二蚀刻工艺300可为湿蚀刻工艺(亦具有进阶工艺控制)且采用第一蚀刻品，其控制单元为0.1秒、修整曲线(R2)为0.9929、且工艺时间(秒)与关键尺寸(nm)之间的修整曲线其线性式约为y＝0.0861x-0.1193时，其控制敏感度小于0.1nm/秒(如0.09nm/秒)。举例来说，一实施例中的芯201为多晶硅，第二蚀刻工艺300可为湿蚀刻(采用湿蚀刻工具，其可与第一蚀刻工艺200的干蚀刻工具整合或分开)，其中第一蚀刻品HF(0.01％至100％之间)、O3(0.1ppm至70ppm之间)、NH4OH(0.01％至100％之间)、HCl(0.01％至100％之间)、H2O2(0.01％至100％之间)、H2SO4(0.01％至100％之间)、上述的组合、或类似物。此外，湿蚀刻工艺的温度可介于约0℃至约100℃之间(比如约70℃)。然而第二蚀刻工艺300可采用任何合适的蚀刻品或工艺温度。
通过不同控制敏感度的第二蚀刻工艺300，可依据第一偏差修正第一蚀刻工艺200的结果。举例来说，一实施例中的第二蚀刻工艺300具有较低的控制敏感度，比如控制敏感度为0.09nm/秒的湿蚀刻，此控制敏感度其降低的蚀刻速率可搭配第一偏差，以调整芯201的关键尺寸。举例来说，第一偏差可用于设定第二蚀刻工艺300(具有良好控制的敏感度)的时间，以修正第一偏差并使芯201完全具有所需的关键尺寸。在一特定实施例中，第二蚀刻工艺300可用以得到最终关键尺寸，其第三宽度W3介于约1nm至约100nm之间(比如约34nm)。然而最终关键尺寸可采用任何合适尺寸。
通过两种系统、进行第一蚀刻工艺200、量测结果、以及接着采用第二蚀刻工艺300调整结果，可让芯201的所需尺寸中具有较小变异，比如奇偶值小于约1nm。举例来说，采用第一蚀刻工艺以达27.60nm的目标尺寸时，其平均尺寸为27.94nm，且标准差为0.38(范围为1.27nm)。然而采用第一蚀刻工艺200搭配第二蚀刻工艺300可达26.60nm的目标尺寸，其平均尺寸为26.60nm，且标准差为0.27(范围为0.4nm)。如此一来，双重蚀刻可改善约70％的范围(自1.27nm降低至0.4nm)及约30％的标准差(自0.38降低至0.27)。上述工艺控制的改善可让工艺中的装置更小且缺陷更少。
此外，虽然上述的第一蚀刻工艺200与第二蚀刻工艺300为干蚀刻工艺与湿蚀刻工艺，但这些叙述仅用以说明而非局限本公开实施例。第一蚀刻工艺200与第二蚀刻工艺300仅为不同参数及/或控制敏感度的工艺。举例来说，第一蚀刻工艺200与第二蚀刻工艺300均可为干蚀刻工艺(但工艺参数不同)，或者均可为湿蚀刻工艺(但工艺参数不同)。不同参数工艺的任何合适组合，均属本公开实施例的范畴。
最后，在进行第二蚀刻工艺300后可进行薄化后检测，以在后续工艺前测量芯201的关键尺寸。在一实施例中，薄化后检测可用以确认第一蚀刻工艺200与第二蚀刻工艺300的组合，是否可达芯201所需的关键尺寸。举例来说，薄化后检测可测量芯201于第二蚀刻工艺300后的实际宽度，并确认芯201的实际宽度与所需宽度之间的第一偏差。
如图4所示，当芯201形成且进行图2至图3所示的调整后，形成间隔物401于芯201的侧壁上，接着移除芯201。在一实施例中，间隔物401沿着芯201的侧壁形成，其形成方法可为先毯覆性地形成间隔物层(未图示)于先前形成的结构上。间隔物层可包含氮化硅、氮氧化物、碳化硅、氮氧化硅、氧化物、或类似物，且其形成方法可为一般方法如化学气相沉积、等离子体增强化学气相沉积、溅镀、或类似方法。间隔物层的厚度可介于约
Figure BDA0001302293140000101
至约
Figure BDA0001302293140000102
之间(比如约
Figure BDA0001302293140000103
)。接着图案化间隔物层以形成间隔物401，比如以非等向蚀刻自结构的水平表面移除间隔物层。
在形成间隔物401后，可自间隔物401之间移除芯201。在一实施例中，芯201的移除方法可为湿蚀刻，但亦可采用任何合适的蚀刻技术。举例来说，若芯201采用硅，则蚀刻品如HF可用以移除芯201且实质上不移除任何间隔物401。
采用芯201形成间隔物401，接着移除芯201，可得比芯201的尺寸(受光刻工艺限制)更小的掩模。举例来说，一实施例的间隔物401其第三宽度W3介于约1nm至约100nm之间(比如约34nm)。此外，芯间隔MS可介于约1nm至约100nm之间(比如36nm)，而间隔物间隔SS可介于约1nm至约100nm之间(比如约36nm)。然而上述单元的尺寸可采用任何合适的尺寸。
如图5所示，在形成间隔物401后，可形成第二光致抗蚀剂501以用于图案化第二硬掩模115与第一硬掩模113。在一实施例中，第二光致抗蚀剂501可与上述图1A与图1B中的第一光致抗蚀剂119类似。举例来说，第二光致抗蚀剂501可为三层光致抗蚀剂，其具有底抗反射涂层、中间掩模层、与顶光致抗蚀剂层。然而亦可采用任何合适的光敏材料或其他可图案化的掩模。
在放置第二光致抗蚀剂501后，可图案化第二光致抗蚀剂501以露出鳍状物107上的第一硬掩模113与第二硬掩模115。一实施例中的第二光致抗蚀剂501其图案化方法，可为以经由光掩模图案化的能量源(如光)照射第二光致抗蚀剂501中的光敏材料(如三层光致抗蚀剂中的顶光致抗蚀剂层)。能量撞击光敏材料的部分将产生化学反应，并改质第二光致抗蚀剂501的曝光部分的物理性质。因此第二光致抗蚀剂501其曝光部分的物理性质不同于未曝光部分的物理性质。接着以第二显影剂(未分别图示)显影第二光致抗蚀剂501，以自第二光致抗蚀剂501的未曝光部分分离第二光致抗蚀剂501的曝光部分。
如图6所示，当露出第一硬掩模113与第二硬掩模115后，进行第三蚀刻工艺600以将间隔物401的图案转移至第一硬掩模113与第二硬掩模115。在一实施例中，第三蚀刻工艺可为一或多道的非等向蚀刻工艺如反应性离子蚀刻，其采用的蚀刻品适于图案化第一硬掩模113与第二硬掩模115。然而上述蚀刻方法亦可采用任何合适的蚀刻工艺。
在一实施例中，第一硬掩模113与第二硬掩模115形成的掩模，其第四宽度W4介于约1nm至约100nm之间(比如约36nm)。此外，图6所示的第一硬掩模113与第二硬掩模115的轮廓为方形或矩形，但此仅用于说明而非局限本公开实施例。第一硬掩模113与第二硬掩模115可具有任何合适轮廓，比如锥形轮廓或三角形轮廓，且可具有任何合适宽度。
此外，若第三蚀刻工艺600未消耗第二光致抗蚀剂501，则可在完成第三蚀刻工艺600后移除第二光致抗蚀剂501。在一实施例中，等离子体灰化工艺可用以移除第二光致抗蚀剂501，其中第二光致抗蚀剂501的温度升温至热分解使其移除。然而任何其他合适工艺如湿式剥除，亦可用以移除第二光致抗蚀剂501。
如图7所示，可在未直接位于鳍状物107上的第一硬掩模113与第二硬掩模115上放置第三光致抗蚀剂701，并图案化第三光致抗蚀剂701。在一实施例中，第三光致抗蚀剂701可与上述图1A与图1B中的第一光致抗蚀剂119类似。举例来说，第三光致抗蚀剂701可为三层光致抗蚀剂，其具有底抗反射涂层、中间掩模层、与顶光致抗蚀剂层。然而亦可采用任何合适的光敏材料或其他可图案化的掩模。
在放置第三光致抗蚀剂701后，可图案化第三光致抗蚀剂701以露出鳍状物107上的第一硬掩模113与第二硬掩模115。一实施例中的第三光致抗蚀剂701其图案化方法，可为以经由光掩模图案化的能量源(如光)照射第三光致抗蚀剂701中的光敏材料(如三层光致抗蚀剂中的顶光致抗蚀剂层)。能量撞击光敏材料的部分将产生化学反应，并改质第三光致抗蚀剂701的曝光部分的物理性质。因此第三光致抗蚀剂701其曝光部分的物理性质不同于未曝光部分的物理性质。接着以第三显影剂(未分别图示)显影第三光致抗蚀剂701，以自第三光致抗蚀剂701的未曝光部分分离第三光致抗蚀剂701的曝光部分。
如图8A与图8B所示，在露出第一硬掩模113与第二硬掩模115后，进行第四蚀刻工艺800将第一硬掩模113与第二硬掩模115的图案转移至栅极材料111，以形成栅极801(沿着鳍状物107延伸的部分将以虚线表示)。在一实施例中，第三蚀刻工艺600为非等向蚀刻工艺如反应性离子蚀刻，但亦可采用任何合适的蚀刻工艺。
通过双蚀刻工艺，可在形成芯201时稳定蚀刻速率，以更准确的控制芯201其关键尺寸，进而在形成更小的芯201时不会产生缺陷，使采用芯201形成的结构具有更小尺寸。举例来说，栅极801的第五宽度W5可介于约1nm至约100nm之间(比如约24nm)，但亦可为任何合适尺寸。
此外，在图案化栅极801后，可进行额外工艺以完成并连接采用栅极801的鳍状场效晶体管。举例来说，可采用栅极801作为掩模以图案化栅极介电材料109，可形成或成长源极/漏极区、可形成层间介电物于栅极801上、且可形成栅极801与鳍状物107中的源极/漏极区的接点。任何合适工艺或结构可用以内连线鳍状场效晶体管装置，且这些工艺与结构均属本公开实施例范畴。
采用上述的双重蚀刻工艺，对关键尺寸可具有更多控制。此改良可用于多种技术节点，比如10nm的技术结点、7nm的技术结点、或更高或更低的其他技术节点。此外，上述实施例可用于其他图案化工艺，比如形成芯的工艺可用于图案化基板101并定义主动区。这些工艺可用于任何合适的图案化工艺。
如图9所示的另一实施例，第一隔离区105用以隔离鳍状物107，而第二隔离区901用以隔离鳍状物107与基板101的另一区的鳍状物(未图示)。在此实施例中，第二隔离区901的形成方法可先形成第二沟槽903。可在形成第一沟槽103之前或之后形成第二沟槽903，或甚至部分地沿着第一沟槽103形成第二沟槽903。第二沟槽903的形成方法采用的光刻掩模与蚀刻工艺，可与前述形成第一沟槽103类似。举例来说，一实施例中可采用第一掩模与蚀刻工艺，以形成用于第二沟槽903的开口于基板101中。接着以第二掩模与蚀刻工艺形成第一沟槽103时，可同时延伸上述开口。然而第二沟槽903自基板101与鳍状物107的顶部延伸的第四距离D4，可比第一沟槽103的第一距离D1深。在特定实施例中，第一沟槽103的第一距离D1可介于约
Figure BDA0001302293140000131
至约
Figure BDA0001302293140000132
之间(比如
Figure BDA0001302293140000133
)，而第二沟槽903的第四距离D4可介于约
Figure BDA0001302293140000135
至约
Figure BDA0001302293140000134
之间(比如介于约32nm至约36nm，或约
Figure BDA0001302293140000136
)。然而第一沟槽103与第二沟槽903可具有任何合适的深度。
在沿着第一沟槽103形成第二沟槽903之后，可将介电材料填入第一沟槽103与第二沟槽903以形成第一隔离区105与第二隔离区901。在一实施例中，将介电材料填入第一沟槽103与第二沟槽903的步骤可与前述图1A与图1B的对应步骤类似。举例来说，可沉积介电材料使介电材料填入第一沟槽103与第二沟槽903，接着可使介电材料凹陷以露出鳍状物107的上表面，并形成第一隔离区105与第二隔离区901。在形成第一隔离区105与第二隔离区901之后，可继续进行工艺如前述。
沿着第一隔离区105形成第二隔离区901，可较佳地调整隔离区。举例来说，第一隔离区105可调整为符合鳍状物内的隔离(如相同栅极覆盖的鳍状物107之间)其特殊需求，而第二隔离区901可调整为符合鳍状物之间的隔离(如分开的栅极堆叠覆盖的鳍状物107之间)其特殊需求。隔离区的调整能力可让工艺具有较大弹性。
在一实施例中，半导体装置的形成方法包括：形成虚置材料于硬掩模上；以第一蚀刻工艺蚀刻虚置材料。依据第一蚀刻工艺的结果，以第二蚀刻工艺蚀刻虚置材料，其中第二蚀刻工艺与第一蚀刻工艺具有至少一不同的工艺参数。
在一实施例中，上述方法的虚置材料包括硅。
在一实施例中，上述方法在以第二蚀刻工艺蚀刻虚置材料后，还包括形成间隔物以与虚置材料相邻，
在一实施例中，上述方法在形成间隔物后，还包括移除虚置材料。
在一实施例中，上述方法在移除虚置材料后，还包括蚀刻硬掩模。
在一实施例中，上述方法在蚀刻硬掩模后，还包括采用硬掩模并蚀刻栅极材料。
在一些实施例中，上述方法中的栅极材料位于鳍状物上，且鳍状物包括半导体材料。
在另一实施例中，半导体装置的形成方法包括：形成鳍状物于半导体基板上。沉积栅极材料于鳍状物上，并沉积硬掩模于栅极材料上。沉积虚置材料于硬掩模上，并图案化虚置材料，包括：以第一蚀刻工艺蚀刻虚置材料，且第一蚀刻工艺具有第一控制敏感度；以及以第二蚀刻工艺蚀刻虚置材料以形成芯，第二蚀刻工艺具有第二控制敏感度，且第一控制敏感度与第二控制敏感度不同。
在一实施例中，上述方法的第一蚀刻工艺为干蚀刻工艺。
在一实施例中，上述方法的第二蚀刻工艺为湿蚀刻工艺。
在一实施例中，上述方法还包括在第一蚀刻工艺与第二蚀刻工艺之间得到虚置材料的测量值，且第二蚀刻工艺至少部分地依据测量值以蚀刻虚置材料。
在一些实施例中，上述方法的第一蚀刻工艺为第一湿蚀刻工艺，而第二蚀刻工艺为第二湿蚀刻工艺。
在一些实施例中，上述方法还包括形成间隔物于芯的相反两侧上；以及移除芯。
在一些实施例中，上述方法还包括以间隔物作为第一掩模并蚀刻硬掩模，以及以硬掩模作为第二掩模并蚀刻栅极材料。
在又一实施例中，半导体装置的形成方法包括：以第一蚀刻工艺蚀刻虚置硅材料，其中虚置硅材料位于硬掩模与栅极材料上，且栅极材料位于鳍状物上。在第一蚀刻工艺完成后量测虚置硅材料的尺寸，以产生量测值；以及依据至少部分的量测值，进行第二蚀刻工艺以蚀刻虚置硅材料，其中第二蚀刻工艺的控制敏感度小于第一蚀刻工艺的控制敏感度。
在一实施例中，上述方法在以第二蚀刻工艺蚀刻虚置硅材料后，还包括沉积间隔物材料于虚置硅材料上；自间隔物材料形成间隔物；以及移除虚置硅材料。
在一实施例中，上述方法还包括沉积第一光致抗蚀剂于硬掩模的第一部分上；以及采用间隔物与第一光致抗蚀剂作为掩模并蚀刻硬掩模。
在一实施例中，上述方法还包括移除第一光致抗蚀剂；沉积第二光致抗蚀剂于硬掩模的第一部分上；以及以硬掩模及第二光致抗蚀剂作为掩模并蚀刻栅极材料。
在一实施例中，上述方法的第一蚀刻工艺为干蚀刻工艺，且第二蚀刻工艺为湿蚀刻工艺。
在一实施例中，上述方法的硬掩模还包括氮化硅层与氧化硅层。
本公开已以数个实施例公开如上，以利本领域技术人员理解本公开。本领域技术人员可采用本公开为基础，设计或调整其他工艺与结构，用以实施实施例的相同目的，及/或达到实施例的相同优点。本领域技术人员应理解上述等效置换并未偏离本公开的精神与范畴，并可在未偏离本公开的精神与范畴下进行这些不同的改变、置换、与调整。

Claims (15)

1.一种半导体装置的形成方法，包括：
形成一虚置材料于一硬掩模上；
放置一第一光致抗蚀剂于该虚置材料上；
图案化该第一光致抗蚀剂以形成一第一图案化的光致抗蚀剂，其中该第一图案化的光致抗蚀剂具有一第一宽度；
测量该第一图案化的光致抗蚀剂的该第一宽度，以产生一第一测量值；
依据该第一图案化的光致抗蚀剂的该第一宽度的该第一测量值，设定一第一蚀刻工艺的工艺参数；
采用该第一蚀刻工艺与该第一图案化的光致抗蚀剂蚀刻该虚置材料以形成一第一芯，其中该第一蚀刻工艺为非等向蚀刻工艺，其中该第一蚀刻工艺形成的该第一芯具有一第二宽度，且该第二宽度小于该第一宽度；
在采用该第一蚀刻工艺蚀刻该虚置材料之后，移除该第一图案化的光致抗蚀剂；
测量该第一芯的该第二宽度以产生一第二测量值；
依据该第一芯的该第二宽度的测量值，设定一第二蚀刻工艺的工艺参数；
在移除该第一图案化的光致抗蚀剂之后，以该第二蚀刻工艺蚀刻该第一芯，其中该第二蚀刻工艺与该第一蚀刻工艺具有至少一不同的工艺参数，其中该第二蚀刻工艺与该第一蚀刻工艺的蚀刻速率不同，其中该第二蚀刻工艺形成的该第一芯具有一第三宽度，其中该第二蚀刻工艺为非等向蚀刻工艺，其中该第一图案化的光致抗蚀剂的移除工艺不同于该第一蚀刻工艺与该第二蚀刻工艺；
测量该第一芯的该第三宽度；
在以该第二蚀刻工艺蚀刻该虚置材料后，形成一间隔物以与该虚置材料相邻；
在形成该间隔物后，移除该虚置材料；
在移除该虚置材料后，蚀刻该硬掩模；以及
在蚀刻该硬掩模后，采用该硬掩模并蚀刻一栅极材料，其中在蚀刻该栅极材料期间，该间隔物位于该硬掩模上。
2.如权利要求1所述的半导体装置的形成方法，还包括采用氢氟酸作为蚀刻剂以移除该虚置材料，其中该虚置材料包括硅。
3.如权利要求1所述的半导体装置的形成方法，其中该间隔物具有一第四宽度，且该第四宽度与该第三宽度相同。
4.如权利要求1所述的半导体装置的形成方法，还包括：
在蚀刻该硬掩模之前，形成一第二光致抗蚀剂于该硬掩模上；
在蚀刻该硬掩模之后与蚀刻该栅极材料之前，移除该第二光致抗蚀剂；以及
在蚀刻该栅极材料之前，形成一第三光致抗蚀剂于该硬掩模上，其中该栅极材料位于一鳍状物上，且该鳍状物包括半导体材料。
5.如权利要求4所述的半导体装置的形成方法，还包括：
形成自一基板延伸的多个第一鳍状物，且所述多个第一鳍状物包括该鳍状物；以及
形成自该基板延伸的多个第二鳍状物，一第一隔离区位于所述多个第一鳍状物的每一者之间，一第二隔离区位于所述多个第一鳍状物与所述多个第二鳍状物之间，且该第二隔离区的高度大于该第一隔离区的高度。
6.如权利要求4所述的半导体装置的形成方法，其中蚀刻该硬掩模之后，该硬掩模的一第一侧壁与该第二光致抗蚀剂相邻，且其中该第三光致抗蚀剂物理接触该硬掩模的该第一侧壁与上表面。
7.如权利要求4所述的半导体装置的形成方法，其中该第二光致抗蚀剂与该第三光致抗蚀剂不位于与该鳍状物的上表面垂直的方向中的该鳍状物上。
8.一种半导体装置的形成方法，包括：
形成一第一组鳍状物与一第二组鳍状物于一半导体基板上；
形成多个第一隔离区于该第一组鳍状物的多个第一鳍状物之间，且所述多个第一隔离区具有一第一高度；
形成多个第二隔离区于该第一组鳍状物与该第二组鳍状物之间，所述多个第二隔离区具有一第二高度，且该第二高度大于该第一高度；
沉积一栅极材料于该第一组鳍状物的所述多个第一鳍状物之一上，
沉积一硬掩模于该栅极材料上；
沉积一虚置材料于该硬掩模上；
沉积一光致抗蚀剂于该虚置材料上；
图案化该光致抗蚀剂以形成具有一第一宽度的一图案化的光致抗蚀剂；以及
图案化该虚置材料，其中图案化该虚置材料的步骤包括：
采用该图案化的光致抗蚀剂与一第一蚀刻工艺蚀刻该虚置材料以形成一芯，该芯在垂直于该半导体基板的主要表面的第一方向中具有一厚度，其中以该第一蚀刻工艺蚀刻该虚置材料所形成的该芯在垂直于该第一方向的一第二方向中具有一第二宽度，该第二宽度小于该第一宽度，且该第一蚀刻工艺具有一第一控制敏感度；
在蚀刻该虚置材料之后，移除该图案化的光致抗蚀剂；
在移除该图案化的光致抗蚀剂之后，以一第二蚀刻工艺蚀刻该芯，该第二蚀刻工艺具有一第二控制敏感度，该第一控制敏感度与该第二控制敏感度不同，且第二蚀刻工艺的工艺参数依据该第二宽度的测量值；
形成多个间隔物于该芯的两侧上；
移除该芯；
采用该些间隔物作为一第一掩模并蚀刻该硬掩模；以及
以该硬掩模作为一第二掩模并蚀刻该栅极材料，其中在蚀刻该栅极材料期间，该些间隔物位于该硬掩模上。
9.如权利要求8所述的半导体装置的形成方法，其中该第一蚀刻工艺为干蚀刻工艺。
10.如权利要求9所述的半导体装置的形成方法，其中该第二蚀刻工艺为湿蚀刻工艺。
11.如权利要求8所述的半导体装置的形成方法，还包括在该第二蚀刻工艺之后得到该芯的测量值。
12.如权利要求8所述的半导体装置的形成方法，其中该第一蚀刻工艺为第一湿蚀刻工艺，而该第二蚀刻工艺为第二湿蚀刻工艺。
13.一种半导体装置的形成方法，包括：
采用一第一光致抗蚀剂作为一屏蔽并以一第一蚀刻工艺蚀刻一硬掩模与一栅极材料上的一虚置硅材料，使该虚置硅材料的一第一宽度平行于该硬掩模的主要表面，其中该第一蚀刻工艺包括反应性离子蚀刻工艺，该虚置硅材料的厚度垂直于硬掩模的主要表面，该栅极材料位于一鳍状物上，且蚀刻该虚置硅材料之前的该第一光致抗蚀剂的一第二宽度平行于该硬掩模的主要表面，且该第一宽度小于该第二宽度；
在蚀刻该虚置硅材料之后，采用等离子灰化工艺移除该第一光致抗蚀剂；
在该第一蚀刻工艺完成后测量该虚置硅材料的该第一宽度，以产生多个测量值；
在移除该第一光致抗蚀剂之后，依据一第二组参数进行一第二蚀刻工艺以蚀刻该虚置硅材料，使该虚置硅材料的第三宽度平行于该硬掩模的主要表面，该第二组参数至少部分依据所述多个测量值，其中该第二蚀刻工艺的控制敏感度小于该第一蚀刻工艺的控制敏感度；
在以该第二蚀刻工艺蚀刻该虚置硅材料后，沉积一间隔物材料于该虚置硅材料上；
自该间隔物材料形成多个间隔物；
移除该虚置硅材料；
沉积一第二光致抗蚀剂于该硬掩模的一第一部分上；以及
采用该些间隔物与该第二光致抗蚀剂作为一掩模并蚀刻该硬掩模；
移除该第二光致抗蚀剂；
沉积一第三光致抗蚀剂于该硬掩模的该第一部分上；以及
以该硬掩模及该第三光致抗蚀剂作为掩模并蚀刻该栅极材料，其中在蚀刻该栅极材料期间，该些间隔物位于该硬掩模上。
14.如权利要求13所述的半导体装置的形成方法，其中该第二蚀刻工艺为湿蚀刻工艺。
15.如权利要求13所述的半导体装置的形成方法，
其中该硬掩模还包括：
一氮化硅层；以及
一氧化硅层。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752317A (zh) * 2008-11-14 2010-06-23 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN102089859A (zh) * 2008-07-11 2011-06-08 应用材料公司 用于可适性自对准双图案成型的基于序列内测量的过程调谐
CN102646585A (zh) * 2011-02-17 2012-08-22 朗姆研究公司 对伪硬掩膜的扭曲控制
CN103378153A (zh) * 2012-04-11 2013-10-30 台湾积体电路制造股份有限公司 用于集成有电容器的FinFET的结构和方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391788B1 (en) * 2000-02-25 2002-05-21 Applied Materials, Inc. Two etchant etch method
KR100955927B1 (ko) * 2003-06-30 2010-05-03 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US7534725B2 (en) 2007-03-21 2009-05-19 Taiwan Semiconductor Manufacturing Company Advanced process control for semiconductor processing
US20080290380A1 (en) * 2007-05-24 2008-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with raised spacers
KR100966976B1 (ko) * 2007-12-28 2010-06-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20100267237A1 (en) * 2009-04-20 2010-10-21 Advanced Micro Devices, Inc. Methods for fabricating finfet semiconductor devices using ashable sacrificial mandrels
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8852673B2 (en) 2011-11-01 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect monitoring for resist layer
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8691655B2 (en) * 2012-05-15 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9087793B2 (en) * 2013-12-11 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching target layer of semiconductor device in etching apparatus
US9029263B1 (en) * 2013-12-12 2015-05-12 Texas Instruments Incorporated Method of printing multiple structure widths using spacer double patterning
US9437445B1 (en) * 2015-02-24 2016-09-06 International Business Machines Corporation Dual fin integration for electron and hole mobility enhancement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102089859A (zh) * 2008-07-11 2011-06-08 应用材料公司 用于可适性自对准双图案成型的基于序列内测量的过程调谐
CN101752317A (zh) * 2008-11-14 2010-06-23 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN102646585A (zh) * 2011-02-17 2012-08-22 朗姆研究公司 对伪硬掩膜的扭曲控制
CN103378153A (zh) * 2012-04-11 2013-10-30 台湾积体电路制造股份有限公司 用于集成有电容器的FinFET的结构和方法

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