KR20040051302A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 소자 분리 영역에 STI(Shallow Trench Isolation) 구조의 소자 분리막을 먼저 형성하고 플래시 메모리 셀이 형성될 영역의 반도체 기판을 소정의 두께만큼 식각한 후 반도체 기판이 제거된 소자 분리막 사이에 터널 산화막을 형성하고 폴리실리콘층을 매립하여 플로팅 게이트를 형성함으로써, 고가의 장비를 사용하지 않더라도 플로팅 게이트와 소자 분리막간에 정렬 오차가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법이 개시된다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 분리막과 플로팅 게이트의 정렬 오차를 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
반도체 소자를 제조함 있어서 가장 중요한 문제점은 이전에 형성된 하부 패턴과 이후에 형성될 상부 패턴간의 정렬에 관한 것으로, 이는 소자가 고집적화 될 수록 더 큰 문제점으로 부각되고 있다. 또한, 정렬 오차에 대비하여 일정 수준의 마진을 확보해야 하는데, 소자가 고집적화 됨에 따라 정렬 오차에 대한 마진을 확보하는 데에도 어려움이 있다.
예를 들면, 플로팅 게이트용 폴리실리콘층과 소자 분리막 사이의 오버레이(Overlay)가 50nm인 경우에 저급 포토리소그라피(Low Grade Photolithography) 장비로는 정렬 오차에 대한 공정 마진을 충분히 확보할 수 없기 때문에, 고가의 장비를 구입해야하는 문제점이 발생된다. 또한, 아무리 고가의 장비라 하더라도 향후 더욱더 미세한 게이트 라인을 패터닝하는 경우 또 다시 장비의 한계 등을 고려하지 않을 수 없다.
종래 기술에 따른 NAND 플래시 메모리 소자의 제조 방법을 간략하게 설명하면 다음과 같다.
먼저, 반도체 기판 상부에 터널 산화막 및 플로팅 게이트용 언도프트(Undoped) 폴리실리콘층을 순차적으로 형성하고 그 상부에 소자 분리 영역이 정의된 질화막 패턴을 형성한 후, STI(Shallow Trench Isolation) 공정으로 소자 분리 영역에 트렌치를 형성한다. 이후, 고밀도 플라즈마 산화막과 같은 절연 물질로 트렌치를 매립하고 화학적 기계적 연마 공정을 실시하여 질화막 패턴 상부의절연 물질을 제거한 후 질화막 패턴을 제거하여 STI 구조의 소자 분리막을 형성한다. 이어서, 도프트 폴리실리콘층을 증착하고 패터닝 공정을 실시하여 플로팅 게이트를 형성한다. 이때, 이전 공정인 소자 분리막에 대한 언도프트 폴리실리콘층의 오버레이를 엄격하게 관리하여 진행하여야 한다. 계속해서, 유전체막, 콘트롤 게이트용 도프트 폴리실리콘층 및 실리사이드층을 순차적으로 형성한 후 게이트 마스크를 이용한 식각 공정으로 콘트롤 게이트를 형성한다. 콘트롤 게이트가 형성되면 자기 정렬 식각 공정을 실시하여 게이트 라인을 형성하고 이온 주입 공정으로 소오스/드레인을 형성하여 NAND 플래시 메모리 소자를 제조한다.
상기에서 설명한 방법으로 진행되는 NAND 플래시 메모리 제조 공정은 플로팅 게이트용 폴리실리콘층과 소자 분리막 간의 오버레이가 50nm 정도의 마진을 갖도록 진행된다. 이러한 오버레이로 제조 공정을 진행하기 위해서는 고가의 ASLK사 PAS 5500/700이나 그 이상의 등급에 해당하는 스캐너(Scanner)를 사용해야 하기 때문에 공정 단가가 비싸지는 문제점이 발생된다. 하지만, 이렇게 엄격하게 오버레이를 관리하여 공정을 진행하지 않으면, 플로팅 게이트용 폴리실리콘층과 소자 분리막 간의 정렬 오차가 심하게 발생되어 누설 전류가 발생하는 등 공정의 신뢰성 및 소자의 전기적 특성이 저하될 수 있다.
따라서, 본 발명은 소자 분리 영역에 STI(Shallow Trench Isolation) 구조의 소자 분리막을 먼저 형성하고 플래시 메모리 셀이 형성될 영역의 반도체 기판을 소정의 두께만큼 식각한 후 반도체 기판이 제거된 소자 분리막 사이에 터널 산화막을 형성하고 폴리실리콘층을 매립하여 플로팅 게이트를 형성함으로써, 고가의 장비를 사용하지 않더라도 플로팅 게이트와 소자 분리막간에 정렬 오차가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판102 : 제1 절연층, 소자 분리막
103 : 트렌치104 : 식각 방지막
105 : 제2 절연층106 : 터널 산화막
107 : 폴리실리콘층, 플로팅 게이트
본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 소자 분리 영역의 반도체 기판에 트렌치를 형성하는 단계와, 트렌치에 제1 절연층, 식각 방지막 및 제2 절연층을 순차적으로 매립하는 단계와, 제2 절연층의 두께만큼 셀 영역의 반도체 기판을 식각하는 단계와, 반도체 기판이 제거된 제2 절연층 사이의 공간에 터널 산화막을 형성하는 단계 및 제2 절연층 사이의 터널 산화막 상부에 플로팅 게이트용 폴리실리콘층을 형성하는 단계를 포함한다.
상기에서, 제1 절연층 또는 제2 절연층은 고밀도 플라즈마 산화막으로 형성할 수 있으며, 식각 방지막은 질화막으로 형성할 수 있다. 이때, 제2 절연층은 플로팅 게이트용 폴리실리콘층과 동일한 두께로 형성하는 것이 바람직하다.
한편, 식각 방지막은 반도체 기판의 표면에도 형성되어 제2 절연층을 형성한 후 화학적 기계적 연마 공정으로 반도체 기판 상부의 제2 절연층을 제거하는 과정에서 반도체 기판의 표면을 보호하며, 화학적 기계적 연마 공정이 완료된 후 제거할 수 있다.
이후, 플로팅 게이트용 폴리실리콘층을 형성한 후 제2 절연층 및 식각 방지막을 제거하는 단계와, 플로팅 게이트용 폴리실리콘층을 포함한 전체 상부에 유전체막, 콘트롤 게이트용 폴리실리콘층, 실리사이드층 및 하드 마스크를 순차적으로 형성하는 단계와, 게이트 마스크를 이용한 식각 공정으로 하드 마스크, 실리사이드층, 콘트롤 게이트용 폴리실리콘층 및 유전체막을 패터닝하는 단계와, 플로팅 게이트용 폴리실리콘층을 자기 정렬 식각 공정으로 패터닝하는 단계 및 이온 주입 공정으로 소오스/드레인을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 소자 분리 영역이 정의된 패드 산화막(도시되지 않음) 패드 질화막(도시되지 않음)의 적층 구조를 반도체 기판(101) 상에 형성한 후 소자 분리 영역의 반도체 기판(101)을 식각하여 트렌치(103)를 형성한다. 여기서, 패드 질화막은 식각 공정 시 반도체 기판(101)의 표면이 손상되지 않도록 충분한 두께로 형성하며, 바람직하게는 1800Å 내지 3000Å의 두께로 형성한다. 한편,트렌치(103)는 후속 공정에서 형성될 플로팅 게이트의 두께를 고려하여 그 깊이를 결정하며, 플로팅 게이트를 약 1200Å의 두께로 형성할 경우에는 트렌치(103)를 5200Å 내지 10000Å의 깊이로 형성하는 것이 바람직하다. 이후, 패드 질화막 및 패드 산화막을 제거한다. 이어서, 제1 절연층(102)으로 트렌치(103)를 일부 매립한다. 이때, 제1 절연층(102)은 고밀도 플라즈마 산화막으로 형성할 수 있으며, 전체 상부에 제1 절연층을 4000Å 내지 8600Å의 두께로 형성한 후 화학적 기계적 연마 공정으로 반도체 기판(101) 상부에 형성된 제1 절연층을 제거하는 방법으로 트렌치(103)에만 잔류시킬 수 있다.
도 1b를 참조하면, 제1 절연층(102)을 포함한 전체 상부 표면에 식각 방지막(104)을 균일하게 형성한다. 이때, 식각 방지막(104)은 50Å 내지 200Å의 두께로 형성하되 제1 절연층(102)과 식각 선택비가 다른 물질로 형성하며, 바람직하게는 질화막으로 형성한다. 이로써, 식각 방지막(102)은 제1 절연층(102)을 포함한 활성 영역의 반도체 기판(101) 표면에도 균일하게 형성된다.
도 1c를 참조하면, 제2 절연층(105)으로 트렌치(도 1b의 103)를 완전히 매립한다. 이때, 제2 절연층(105)은 고밀도 플라즈마 산화막으로 형성할 수 있으며, 트렌치가 완전히 매립되도록 전체 상부에 제2 절연층을 충분한 두께로 형성한 후, 반도체 기판(101) 상부에 형성된 식각 방지막(104)의 성분이 검출되는 시점을 연마 종료 시점으로 화학적 기계적 연마 공정을 실시하여 반도체 기판(101) 상부에 형성된 제2 절연층을 제거하는 방법으로 트렌치(103)를 완전히 매립한다. 이로써, 트렌치(103)에는 제1 절연층(102), 식각 방지막(104) 및 제2 절연층(105)이 순차적으로매립되며, 제2 절연층(105)의 두께는 후속 공정에서 형성될 플로팅 게이트와 거의 동일한 두께로 형성된다.
도 1d를 참조하면, 반도체 기판(101)의 활성 영역에 형성된 식각 방지막(104)을 제거한다. 이로써, 활성 영역의 반도체 기판(101) 표면에 노출된다.
도 1e를 참조하면, 플래시 메모리 셀이 형성될 영역의 반도체 기판(101)을 식각한다. 여기서, 반도체 기판(101)은 후속 공정에서 형성될 플로팅 게이트의 두께를 고려하여 목표 식각 두께를 결정하며, 플로팅 게이트를 1200Å의 두께로 형성할 경우 반도체 기판(101)을 1200Å의 두께로 식각한다. 이때, 소자 분리 영역에 형성된 제2 절연층(105)이 플로팅 게이트와 거의 동일한 두께로 형성되므로, 반도체 기판(101)을 플로팅 게이트의 두께에 해당하는 두께만큼 식각할 경우 식각 방지막(104)의 가장자리 측벽이 노출된다. 따라서, 반도체 기판(101)을 식각하는 공정은 식각 방지막(104)의 성분이 검출되는 시점을 식각 종료 시점으로 설정하여 식각을 실시한다.
도 1f를 참조하면, 반도체 기판(101)이 제거된 제2 절연층(105) 사이의 반도체 기판(101) 상에 터널 산화막(106)을 형성한다. 이어서, 전체 상부에 플로팅 게이트를 형성하기 위한 폴리실리콘층(107)을 형성한 후, 제2 절연층(105)의 상부 표면이 노출될 때까지 화학적 기계적 연마 공정을 실시하여 제2 절연층(105) 상부의 폴리실리콘층을 제거한다. 이로써, 폴리실리콘층(107)은 제2 절연층(105) 사이의 터널 산화막(106) 상부에만 잔류된다. 한편, 폴리실리콘층(107)은 불순물이 도핑된 도프트 폴리실리콘층으로 형성하며, 제2 절연층(105) 사이의 공간이 충분히 매립되도록 2000Å 내지 4000Å의 두께로 형성한다.
도 1g를 참조하면, 소자 분리 영역의 제2 절연층(도 1f의 105) 및 식각 방지막(도 1f의 104)을 순차적으로 제거한다. 여기서, 제2 절연층을 제거할 때에는 식각 방지막에 의해 하부의 제1 절연층(102)이 식각되지 않으며, 식각 방지막을 제거할 때에는 제1 절연층(102)과 식각 선택비가 달라 제1 절연층(102)이 식각되지 않고 그대로 잔류된다. 이로써, 소자 분리 영역에는 제1 절연층으로 이루어진 소자 분리막(102)이 형성되며, 활성 영역의 반도체 기판(101) 상에는 소자 분리막(102)과 정렬 오차없이 터널 산화막(106) 및 플로팅 게이트용 폴리실리콘층(107)이 형성된다.
이후, 도면에는 도시되어 있지 않지만, 전체 상부에 유전체막(도시되지 않음), 콘트롤 게이트용 폴리실리콘층(도시되지 않음), 실리사이드층(도시되지 않음) 및 하드 마스크(도시되지 않음)를 순차적으로 형성한 후 게이트 마스크를 이용하여 하드 마스크, 실리사이드층, 콘트롤 게이트용 폴리실리콘층 및 유전체막을 패터닝한다. 이어서, 플로팅 게이트용 폴리실리콘층을 자기 정렬 식각 공정으로 패터닝한 후 이온 주입 공정으로 소오스/드레인(도시되지 않음)을 형성하여 플래시 메모리 소자를 제조한다.
상술한 바와 같이, 본 발명은 소자 분리막을 먼저 형성하고 플로팅 게이트를 자기 정렬(Self-Aligned) 방식으로 형성함으로써, 고가의 장비를 사용하지 않더라도 플로팅 게이트와 소자 분리막간에 정렬 오차가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (7)
- 소자 분리 영역의 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치에 제1 절연층, 식각 방지막 및 제2 절연층을 순차적으로 매립하는 단계;상기 제2 절연층의 두께만큼 셀 영역의 상기 반도체 기판을 식각하는 단계;상기 반도체 기판이 제거된 상기 제2 절연층 사이의 공간에 터널 산화막을 형성하는 단계; 및상기 제2 절연층 사이의 상기 터널 산화막 상부에 플로팅 게이트용 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 절연층 또는 제2 절연층은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 방지막은 질화막으로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 절연층은 상기 플로팅 게이트용 폴리실리콘층과 동일한 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 방지막은 상기 반도체 기판의 표면에도 형성되어 상기 제2 절연층을 형성한 후 화학적 기계적 연마 공정으로 상기 반도체 기판 상부의 상기 제2 절연층을 제거하는 과정에서 상기 반도체 기판의 표면을 보호하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 반도체 기판의 표면에 형성된 상기 식각 방지막은 상기 화학적 기계적 연마 공정이 완료된 후 제거되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트용 폴리실리콘층을 형성한 후에,상기 제2 절연층 및 상기 식각 방지막을 제거하는 단계;상기 플로팅 게이트용 폴리실리콘층을 포함한 전체 상부에 유전체막, 콘트롤 게이트용 폴리실리콘층, 실리사이드층 및 하드 마스크를 순차적으로 형성하는 단계;게이트 마스크를 이용한 식각 공정으로 상기 하드 마스크, 상기 실리사이드층, 상기 콘트롤 게이트용 폴리실리콘층 및 상기 유전체막을 패터닝하는 단계;상기 플로팅 게이트용 폴리실리콘층을 자기 정렬 식각 공정으로 패터닝하는 단계; 및이온 주입 공정으로 소오스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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