KR20060108974A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

비휘발성 메모리 소자 및 그 제조방법 Download PDF

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Abstract

비휘발성 메모리 소자 및 그 제조방법이 제공된다. 이 비휘발성 메모리 제조공정에서는 메모리 영역과 웰 콘택 영역을 포함하는 기판 상에 소자분리막으로 활성 영역을 정의한 후 상기 활성 영역 상에 게이트 절연막을 형성한다. 그리고 상기 게이트 절연막을 패터닝하여 상기 웰 콘택 영역의 기판 일부를 노출하는 개구부를 형성한다. 이후 제 1 도전막을 증착하고 상기 도전막의 측면을 노출시키기 위하여 상기 소자분리막을 선택적으로 식각하는데 이때 발생하는 전하가 상기 제 1 도전막에 축적되지 않고 상기 개구부를 통하여 상기 기판으로 빠져나갈 수 있도록 한다. 그리고 유전막 및 제 2 도전막을 증착하고 패터닝하여 상기 메모리 영역과 웰 콘택 영역에 게이트전극들을 형성한다. 위와 같이 소자분리막 식각 공정 중 게이트 절연막에 브레이크 다운이 유발되지 않아 비휘발성 메모리 소자의 특성이 안정적으로 유지될 수 있다.

Description

비휘발성 메모리 소자 및 그 제조방법{NONVOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1a 내지 도 1c는 종래 커플링 비를 높이는 방법을 설명하기 위하여 도시한 공정단면도들;
도 2는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자의 평면도;
도 3a 내지 도 11a는 제 1 실시예에 따른 비휘발성 메모리 제조방법을 설명하기 위하여 도 2를 A-A'로 절단하여 취한 공정단면도들;
도 3b 내지 도 11b는 제 1 실시예에 따른 비휘발성 메모리 제조방법을 설명하기 위하여 도 2를 B-B'로 절단하여 취한 공정단면도들;
도 12는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자의 평면도;
도 13a 내지 도 16a는 제 2 실시예에 따른 비휘발성 메모리 제조방법을 설명하기 위하여 도 12를 A-A'로 절단하여 취한 공정단면도들;
도 13b 내지 도 16b는 제 2 실시예에 따른 비휘발성 메모리 제조방법을 설명하기 위하여 도 12를 B-B'로 절단하여 취한 공정단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전기적으로 데이터의 저장(program) 및 삭제(erase)가 가능하고, 전원이 공급되지 않더라도 저장된 데이터가 지워지지 않고 유지되는 것을 특징으로 한다. 비휘발성 메모리 소자 중 부유게이트(floating gate)를 갖는 소자는 기판의 활성 영역 상에 게이트 절연막, 부유게이트, 유전막 및 제어게이트(control gate)가 차례로 적층된 구조로 되어 있다. 그리고 이러한 메모리 소자의 저장 및 삭제 동작이 원활하게 이루어지기 위해서는 제어게이트에 인가된 전압과 부유게이트로 유기되는 전압의 비로 나타내지는 커플링 비(coupling ratio)가 높아야 한다. 이를 위하여 부유게이트의 상부 뿐만 아니라 측면에도 상기 유전막 및 제어게이트가 인접될 수 있도록하여 커플링 비를 높이는 방법이 일반적으로 사용되고 있다.
도 1a 내지 도 1c는 종래 커플링 비를 높이는 방법을 설명하기 위하여 도시한 공정단면도들이다.
도 1a를 참조하면, 기판(10)상에 소자분리막(16)에 의하여 활성 영역이 정의되고, 상기 활성 영역 상에는 게이트 절연막(12) 및 부유게이트 패턴(14)이 형성된다. 이후 상술한 바와 같이 커플링 비를 높이기 위하여 소자분리막(16)을 식각하여 부유게이트 패턴(14)의 측면을 노출시킨다. 이때 상기 소자분리막 식각은 건식 식각(dry etch) 또는 습식 식각(wet etch) 등을 이용할 수 있다. 하지만 등방성 식각 특성을 가진 습식 식각을 사용하는 경우, 부유게이트 패턴(14)의 측면을 노출시키 는 식각 공정 시 게이트 절연막(12)도 함께 식각될 수 있다는 문제점이 발생한다.
따라서 상기 소자분리막 식각 시 두단계의 식각 공정을 거치게 된다. 도 1b에 도시된 바와 같이, 게이트 절연막(12)이 드러나기 전까지 소자분리막(16a)을 낮추는 공정은 건식 식각 또는 습식 식각 중 어떠한 방식이든 사용하는 것이 가능하다. 그러나 도 1c에 도시된 바와 같이, 게이트 절연막(12) 근방의 소자분리막(16b)을 식각하는 경우에는 이방성 식각 특성을 가지는 건식 식각을 사용한다. 하지만 이경우에는 식각제(etcher)로 사용되는 플라즈마(plasma)로 인하여 발생되는 전하가 부유게이트 패턴(14)에 축적될 수 있다. 그리고 상기 축적된 전하의 강한 전계에 의하여 얇은 게이트 절연막(12)에 브레이크 다운(breask down) 등이 유발될 수 있다. 이러한 게이트 절연막(12)의 브레이크 다운 등은 트랜지스터 특성을 열화시켜 비휘발성 메모리 소자가 안정적으로 동작할 수 없게 하는 문제점을 발생시킨다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 안정적인 게이트 절연막을 갖는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위하여 본 발명의 비휘발성 메모리 제조방법에서는 메모리 영역과 웰 콘택 영역을 포함하는 기판에 소자분리막으로 활성 영역을 정의한다. 그리고 상기 활성 영역 상에 게이트 절연막을 증착한다. 그리고 상기 게이트 절연막을 패터닝하여 상기 웰 콘택 영역의 기판 중 일부를 노출하는 개구부 를 형성한다. 상기 게이트 절연막 상에는 버퍼 도전막이 더 형성될 수 있는데, 버퍼 도전막은 이후 공정에서 개구부 패터닝을 할 때까지 상기 게이트 절연막에 추가로 산화막이 형성되는 것을 방지하는 기능을 한다. 버퍼 도전막을 더 형성하는 경우에는 상기 게이트 절연막 패터닝 시 상기 버퍼 도전막을 함께 식각하여 개구부를 형성할 수 있다. 이때 개구부는 활성 영역 상에 형성될 수도 있으며, 이후 형성될 더미 게이트전극의 하부에 위치하도록 형성될 수도 있다. 이후 제 1 도전막을 증착한 후 평탄화하여 상기 소자분리막의 상부를 노출시킨다. 그리고 상기 소자분리막의 높이를 낮추는 식각 공정을 통하여 상기 제 1 도전막의 측면을 노출시킨다. 상기 게이트 절연막 주변의 소자분리막은 특히 이방성 건식 식각을 이용하여 높이를 낮추는데, 이때 발생하는 전하는 상기 개구부를 통하여 기판쪽으로 빠져나갈 수 있다. 따라서 상기 게이트 절연막에 브레이크 다운을 유발하지 않기 때문에 비휘발성 메모리의 특성을 안정적으로 유지시킬 수 있다. 이후 상기 구조 상에 유전막 및 제 2 도전막을 증착한 후 패터닝하여 적층된 게이트전극들을 형성한다.
기판에 소자분리막을 형성하는 공정은 개구부를 포함하는 게이트 절연막을 기판 상에 형성하고 제 1 도전막을 증착한 이후에 이루어질 수도 있다. 이때에는 메모리 영역과 웰 콘택 영역을 포함하는 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 패터닝하여 상기 웰 콘택 영역의 기판 일부를 노출하는 개구부를 형성한다. 그리고 제 1 도전막을 증착한 후 소자분리막을 형성한다. 이후 소자분리막 식각 공정이 이루어지는데, 이때에도 상기 게이트 절연막에 포함된 개구부에 의하여 전하가 기판으로 빠져나갈 수 있으므로 게이트 절연막에는 브레이크 다 운이 유발되지 않는다.
상술한 기술적 과제를 달성하기 위하여 본 발명의 비휘발성 메모리 소자는 메모리 영역과 웰 콘택 영역을 포함하는 기판 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 적층된 게이트전극들을 포함한다. 이때 메모리 영역 상에 형성된 적층된 게이트전극들은 상기 게이트 절연막에 의하여 기판과 전기적으로 격리되지만, 상기 웰 콘택 영역에 형성된 적층된 게이트전극들은 상기 게이트 절연막에 형성된 개구부를 통하여 상기 기판과 전기적으로 연결된다. 이때 상기 게이트 절연막과 상기 적층된 게이트전극들 사이에는 버퍼 도전막이 더 형성될 수 있다. 이때에는 상기 게이트 절연막에 포함된 개구부가 상기 버퍼 도전막까지 연장되어 상기 적층된 게이트전극과 기판이 전기적으로 서로 연결될 수 있다. 또한 상기 개구부는 웰 콘택 영역을 포함하는 기판의 활성 영역 상에 형성될 수도 있다. 상기 웰 콘택 영역의 활성 영역 상에 형성된 개구부는 소자분리막 식각 공정 중에는 개구부로 이용되지만, 상기 적층된 게이트전극들을 패터닝하는 공정 이후에는 활성 영역 상에 함몰부로 남아있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제 공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 반도체 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자의 평면도이다.
도 2를 참조하면, 기판에는 웰 콘택(well contact) 영역과 메모리 영역이 포함된다. 상기 메모리 영역은 메모리 셀(cell)로 사용되는 부분을 의미한다. 메모리 영역은 기판 상에 일방으로 나란히 배열된 소자분리막들(106b)에 의하여 정의된 복수개의 활성 영역들을 가로질러 그라운드 선택 라인(54), 복수개의 워드 라인들(56a, 56b) 및 스트링 선택 라인(58)을 배열하여 형성된다. 그리고 상기 그라운드 선택 라인(54)의 소오스 영역에는 공통 소오스 라인(52)이 연결된다.
웰 콘택 영역은 웰 콘택(60)과 더미(dummy) 게이트 라인(50)들을 포함한다. 상기 웰 콘택(60)은 기판 내의 웰(well) 바이어스(bias) 전압을 인가하기 위해 형성되며, 저항을 줄이기 위하여 복수개가 형성될 수도 있다. 상기 더미 게이트 라인(50)은 상기 메모리 영역 상에 배열된 라인들(52, 54, 56a, 56b, 58)의 간격과 웰 콘택(60)이 형성되는 부분의 간격이 서로 동일하지 않아 패터닝 공정 시 상기 라인들이 간섭을 받게되는 것을 피하기 위하여, 웰 콘택 영역에 부가적으로 형성된 게이트 패턴이다. 그리고, 상기 더미 게이트 라인(50)은 메모리 셀(cell)영역의 복수개의 워드 라인들과 동일한 구조로 형성되지만 메모리 셀로서 동작하지는 않는다.
본 발명에서는 위와 같이 더미로 형성되어 있는 게이트 라인(50) 하부에 개구부(135)를 형성하여 소자분리막(106b) 식각 시 발생하는 전하가 부유게이트 패턴에 축적되는 것을 막는다. 이하 단면도들을 참조하여 좀 더 구체적 제조공정을 설명하기로 한다.
도 3a 내지 도 11a는 제 1 실시예에 따른 비휘발성 메모리 제조방법을 설명하기 위하여 도 2를 A-A'로 절단하여 취한 공정단면도들이며, 도 3b 내지 도 11b는 도 2를 B-B'로 절단하여 취한 공정단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 패드 산화막(102) 및 패드 질화막(104)을 차례로 형성한다. 상기 패드 산화막(102) 및 패드 질화막(104)은 상기 기판(100)에 트랜치(trench)를 형성하기 위한 식각 마스크로 사용된다.
도 4a 및 도 4b를 참조하면, 상기 패드 질화막(104) 상에 포토 레지스트 패턴(미도시)을 형성하고, 상기 패드 질화막(104), 패드 산화막(102) 및 기판(100)을 차례로 식각하여 트랜치를 형성한다. 그리고 상기 트랜치를 채울 수 있도록 트랜치 절연막용 HDP(High Density Plasma) 산화막을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 통하여 소자분리막(106)을 형성한다. 상기 소자분리막(106)에 의하여 활성 영역이 정의된다.
도 5a 및 도 5b를 참조하면, 식각 마스크로 사용되었던 패드 산화막(102) 및 패드 질화막(104)을 선택적으로 제거한다. 그리고 노출된 기판(100) 상부에 게이트 절연막(108)을 형성한다. 상기 게이트 절연막(108)은 열산화막으로 형성하는 것이 바람직하다. 상기 게이트 절연막(108) 상에는 버퍼 도전막(110)을 증착한다. 상기 버퍼 도전막(110)은 이후 공정 중 상기 게이트 절연막(108) 상에 추가로 산화막 등이 형성되는 것을 막아주기 위하여 형성하는 것으로, 도전성 있는 물질로 형성할 수 있다. 특히, 상기 버퍼 도전막(110)은 이후 형성되는 부유게이트 패턴과의 사이에 저항이 적게 발생하도록 상기 부유게이트 패턴을 이루는 물질과 동일한 물질로 형성하는 것이 바람직하다.
도 6a 및 도 6b를 참조하면, 상기 버퍼 도전막(110) 및 게이트 절연막(108) 상에 포토 레지스트 패턴(미도시)을 형성한 후, 식각 공정을 통하여 개구부(135)를 형성한다. 상기 개구부(135)는 이후에 이루어지는 소자분리막 식각 공정시 발생하는 전하가 부유게이트 패턴에 축적되지 않고 기판 쪽으로 빠져 나갈 수 있도록 하는 전하 통로가 된다. 이러한 개구부(135)는 이후 형성될 더미 게이트 라인의 하부에 위치하도록 웰 콘택 영역 상에 위치한다. 그리고 상기 개구부(135)의 폭은 이후 형성될 더미 게이트 라인의 폭과 동일하거나 또는 그보다 작은 폭을 갖도록 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 도전성 있는 물질로 부유게이트 패턴(112)을 증착하고, CMP 공정을 통하여 상기 소자분리막(106)의 상부를 노출시킨다. 이때 상기 부유게이트 패턴(112)은 금속성 물질 또는 도핑된 폴리실리콘 등을 이용하여 형성할 수 있다. 그리고 상기 부유게이트 패턴(112)은 상기 개구부(135)를 채우며 기판(100)과 전기적으로 연결된다.
도 3a 내지 도 7b에 도시된 공정은 기판 상에 게이트 절연막을 증착하고 상기 게이트 절연막을 패터닝하여 상기 웰 콘택 영역의 기판 일부를 노출하는 개구부 를 형성한 후, 부유게이트용 도전막을 증착하고 소자분리막을 형성하는 공정으로 대체될 수도 있다.
도 8a 및 도 8b를 참조하면, 상기 소자분리막(106)을 식각하여 높이를 낮추는 제 1 식각 공정이 이루어진다. 제 1 식각 공정에서 낮춰진 소자분리막(106a)의 높이는 기판(100)상에 형성된 게이트 절연막(108) 상부의 높이보다 높은 것이 바람직하다. 이러한 제 1 식각 공정은 건식 식각 또는 습식 식각을 이용하여 행할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 높이가 낮춰진 소자분리막(106a)의 높이를 더욱 낮추어 부유게이트 패턴(112)의 측면을 완전히 노출시키는 제 2 식각 공정이 이루어진다. 이때에는 기판상에 형성된 게이트 절연막(108)이 소자분리막(106b) 식각 시 함께 식각되는 것을 막기 위하여 이방성 식각 특성을 가진 건식 식각을 사용하는 것이 바람직하다. 본 발명에서는 상기 건식 식각 시 사용되는 플라즈마로 인하여 발생하는 전하가 상기 부유게이트 패턴(112)에 축적되지 않고, 개구부(135)를 통하여 기판(100) 쪽으로 빠져나갈 수 있다. 비록 개구부(135)는 웰 콘택 영역에 형성되지만, 저항이 작은 쪽을 따라 흐르는 전하의 흐름의 특성에 따라 메모리 영역 상으로 투입되는 전하도 상기 웰 콘택 영역 내의 개구부(135) 쪽으로 이동하여 기판쪽으로 빠져 나갈 수 있다. 따라서 기판(100) 상에 형성된 게이트 절연막(108)에 브레이크 다운이 유발되지 않는다.
도 10a 및 도 10b를 참조하면, 상기 구조상에 유전막(114) 및 제어게이트용 도전막(116)이 형성된다. 상기 유전막(114)은 일반적으로 ONO(oxide/nitride/oxide)막으로 형성할 수 있다. 그리고 제어게이트용 도전막(116) 상에 하드 마스크막(118)을 형성한다. 상기 하드 마스크막(118)은 제어게이트용 도전막(116), 유전막(114) 및 부유게이트 패턴(112)을 식각하기 위한 식각 마스크로 사용된다.
도 11a 및 도 11b를 참조하면, 상기 하드 마스크막(118) 상에 포토 레지스트 패턴(미도시)를 형성하고 식각함으로서, 더미 게이트 라인(50), 그라운드 선택 라인(54) 및 복수개의 워드 라인들(56a, 56b)을 형성한다. 이때 게이트 절연막(108)이 식각 베리어층이 된다. 이후 상기 웰 콘택 영역은 마스크로 가린 후 상기 메모리 영역에 불순물을 주입하여 소오스/드레인 영역(140)을 형성한다. 그리고 도시되지는 않았지만, 층간 절연막을 증착하고 콘택홀을 형성하여, 상기 그라운드 선택 라인(54)의 소오스 영역을 공통 소오스 라인(52)과 연결하는 공정이 이루어진다. 상기 그라운드 선택 라인(54)의 부유게이트(112a)와 제어게이트(116a)는 유전막(114a)을 통해 격리된 구조로 도시되었으나, 전기적으로 연결된 구조를 갖는 것이 바람직하다.
도시된 바와 같이, 웰 콘택 영역 상에 형성된 더미 게이트 라인(50)의 하부에는 터널 도전막(110) 및 게이트 절연막(108)을 관통하는 개구부(135)가 형성되어 기판(100)과 전기적으로 연결되는 구조를 가지고 있다. 상술한 바와 같이 상기 더미 게이트 라인(50)은 메모리 셀로서 동작하는 부분이 아니므로, 기판(100)과 전기적으로 연결되어 있어도 메모리 장치가 동작하는데 문제를 발생하지는 않는다. 반면, 메모리 영역을 포함하는 기판(100) 상에 형성된 그라운드 선택 라인(54) 및 복 수개의 워드 라인들(56a, 56b)은 게이트 절연막(108)에 의하여 기판(100)과 전기적으로 격리된다. 따라서 부유게이트(112a)가 메모리 저장층으로 기능하는 메모리 셀로서 동작한다.
도 12는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자의 평면도이다.
도 12를 참조하면, 소자분리막 식각 공정 중 전하 통로로 사용되는 개구부(145)가 더미 게이트 라인(50) 하부에 형성되는 것이 아니라, 더미 게이트 라인(50)들 사이의 활성 영역에 형성된다. 이와 같은 차이로 인하여, 제 1 실시예의 경우 상기 개구부(135)가 모든 공정이 이루어진 후에도 더미 게이트 라인(50)의 하부에 위치하고 있으나, 제 2 실시예의 경우 상기 개구부(145)는 소자분리막 식각 공정 중에만 개구부로 사용되고 이후에는 홈(147) 형태로 상기 웰 콘택 영역의 활성 영역 상에 남아 있게 된다.
이하 단면도들을 참조하여 좀 더 구체적 제조공정을 설명한다.
도 13a 내지 도 16a는 제 2 실시예에 따른 비휘발성 메모리 소자 제조방법을 설명하기 위하여 도 12를 A-A'로 절단하여 취한 공정단면도들, 도 13b 내지 도 16b는 B-B'로 절단하여 취한 공정단면도들이다.
제 2 실시예의 경우에도 제 1 실시예에서 도 3a 내지 도 5b를 참조하여 설명하였던 공정을 동일하게 수행한다. 즉, 기판(100')상에 식각 마스크를 형성하고 패터닝을 통하여 기판(100')에 트랜치를 형성한다. 그리고 상기 트랜치에 산화막을 채워넣어 소자분리막(106')을 형성한다. 그리고 상기 식각 마스크를 제거한 후 게이트 절연막(108') 및 버퍼 도전막(110')을 증착하고, 패터닝 공정을 통하여 개구 부(145)를 형성한다. 이때 상기 개구부(145)는 이후 형성될 더미 게이트 라인의 하부를 제외한 활성 영역상에 형성된다. 하지만 이러한 개구부는 더미 게이트 라인의 하부와 그 외의 활성 영역상에 동시에 복수개 형성될 수도 있다.
이후 도 13a 및 도 13b를 참조하면, 상기 구조상에 부유게이트 패턴(112')을 증착한다. 제 1 실시예에서 설명한 것과 동일하게 상기 부유게이트 패턴(112')은 도전성 있는 물질로 형성되며, 상기 개구부(145)를 통하여 상기 기판(100')과 전기적으로 연결될 수 있다.
도 14a 및 도 14b를 참조하면, 소자분리막(160b') 식각 시 발생하는 전하가 상기 부유게이트 패턴(112')에 축적되지 않고 상기 개구부(145)를 통하여 기판(100')쪽으로 빠져나간다. 따라서 게이트 절연막(108')에 브레이크 다운이 유발되는 것을 막을 수 있다.
도 15a 및 도 15b를 참조하면, 상기 구조상에 유전막(114') 및 제어게이트용 도전막(116')을 차례로 증착하고, 상기 제어게이트용 도전막(116') 상에 하드 마스크막(118')을 형성한다. 상기 하드 마스크막(118')은 게이트전극을 형성하기 위하여 상기 제어게이트용 도전막(116'), 유전막(114) 및 부유게이트 패턴(112') 등을 식각하는 식각 마스크로 사용된다.
도 16a 및 도 16b를 참조하면, 상기 하드 마스크막(118') 상에 포토레지스트 패턴(미도시)을 형성하고 식각하여, 더미 게이트 라인(50'), 그라운드 선택 라인(54') 및 복수개의 워드 라인들(56a', 56b')을 형성한다. 이때 상술한 바와 같이 상기 게이트 절연막(108')이 식각 베리어층이 되는데, 상기 개구부(145) 상에는 게 이트 절연막(108')이 존재하지 않으므로 웰 콘택 영역을 포함하는 기판(100')중 일부가 식각되어 홈(147) 형태가 남게된다. 이후 제 1 실시예에서와 동일하게 메모리 영역에는 불순물을 주입하여 소오스/드레인 영역을 형성한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 소자분리막 식각 시 발생하는 전하가 부유게이트 패턴에 축적됨으로서 게이트 절연막에 브레이크 다운을 유발하던 현상을 방지할 수 있다. 따라서 게이트 절연막이 안정적으로 유지될 수 있어 신뢰성 있는 비휘발성 메모리 소자를 얻을 수 있다.

Claims (10)

  1. 메모리 영역과 웰 콘택 영역을 포함하는 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역상에 게이트 절연막을 증착한 후, 상기 게이트 절연막을 패터닝하여 상기 웰 콘택 영역의 기판 일부를 노출하는 개구부를 형성하는 단계;
    제 1 도전막을 형성하고 상기 소자분리막을 선택적으로 식각하여 상기 제 1 도전막의 측면을 노출시키는 단계; 그리고
    유전막 및 제 2 도전막을 증착하고 패터닝하여 상기 메모리 영역 및 웰 콘택 영역에 적층된 게이트전극들을 형성하는 단계를 포함하는 비휘발성 메모리 제조방법.
  2. 제 1항에 있어서,
    상기 게이트 절연막 증착 후 상기 게이트 절연막 상에 버퍼 도전막을 형성하는 단계를 더 포함하며,
    상기 버퍼 도전막은 상기 개구부 형성 시 상기 게이트 절연막과 함께 패터닝 되는 비휘발성 메모리 제조방법.
  3. 제 1항에 있어서,
    상기 개구부는 상기 웰 콘택 영역 상에 형성되는 적층된 게이트전극 하부에 위치하여 상기 기판과 상기 적층된 게이트전극의 제 1 도전막을 전기적으로 연결되게 하는 비휘발성 메모리 제조방법.
  4. 제 1항에 있어서,
    상기 개구부는 상기 웰 콘택 영역 상에 형성되는 적층된 게이트전극 외측에 위치하도록 형성되는 비휘발성 메모리 제조방법.
  5. 제 1항에 있어서,
    상기 소자분리막을 선택적으로 식각하여 상기 제 1 도전막의 측면을 노출시키는 단계는
    상기 소자분리막의 높이를 상기 게이트 절연막의 상부 높이까지 낮추는 제 1 식각 단계; 및
    상기 낮춰진 소자분리막을 추가로 식각하여 상기 제 1 도전막의 측면을 완전히 노출시키는 제 2 식각 단계를 포함하는 비휘발성 메모리 소자 제조방법.
  6. 제 4항에 있어서,
    상기 제 2 식각은 이방성 건식 식각으로 이루어지는 비휘발성 메모리 소자 제조방법.
  7. 메모리 영역과 웰 콘택 영역을 포함하는 기판에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 패터닝하여 상기 웰 콘택 영역의 기판 중 일부를 노출하는 개구부를 형성하는 단계;
    상기 게이트 절연막 상에 제 1 도전막을 형성하는 단계;
    소자분리막을 형성하여 활성 영역을 정의하는 단계;
    상기 소자분리막을 선택적으로 식각하여 상기 제 1 도전막의 측면을 노출시키는 단계; 그리고
    유전막 및 제 2 도전막을 증착하고 패터닝하여 상기 메모리 영역 및 웰 콘택 영역에 적층된 게이트전극들을 형성하는 단계를 포함하는 비휘발성 메모리 제조방법.
  8. 메모리 영역과 웰 콘택 영역을 포함하는 기판 상에 형성된 게이트 절연막; 그리고
    상기 게이트 절연막 상에 제 1 도전막, 유전막 및 제 2 도전막을 적층하여 형성된 게이트전극들을 포함하되,
    상기 웰 콘택 영역 상에 형성된 상기 적층된 게이트전극은 상기 게이트 절연막에 개구부를 포함하여 상기 기판과 상기 제 1 도전막을 전기적으로 연결하는 비휘발성 메모리 소자.
  9. 제 8항에 있어서,
    상기 웰 콘택 영역 상에 형성된 상기 적층된 게이트전극과 상기 게이트 절연막 사이에는 버퍼 도전막을 더 포함하되,
    상기 게이트 절연막에 포함된 개구부는 상기 버퍼 도전막까지 연장되어 상기 적층된 게이트전극의 제 1 도전막과 상기 기판을 전기적으로 연결하는 비휘발성 메모리 소자.
  10. 메모리 영역과 웰 콘택 영역을 포함하는 기판 상에 형성된 게이트 절연막; 그리고
    상기 게이트 절연막 상에 제 1 도전막, 유전막 및 제 2 도전막을 적층하여 형성된 게이트전극들을 포함하되,
    상기 웰 콘택 영역 상에 형성된 적층된 게이트전극의 외측 기판 상에는 함몰부가 형성된 비휘발성 메모리 소자.
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