KR100857741B1 - 불휘발성 메모리 소자 및 제조방법 - Google Patents

불휘발성 메모리 소자 및 제조방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자 및 제조방법에 관한 것으로, 제공된 기판 상에 절연막과 전도체막을 적층하고, 상기 전도체막의 일부를 상기 기판에 전기적으로 연결시키고, 상기 절연막과 전도체막을 게이트 패터닝한다. 본 발명에 의하면, 제조 공정시 플로팅 게이트와 기판을 전기적으로 연결하는 버팅 콘택을 셀 어레이(cell array) 인근에 배치된다. 이로써, 플로팅 게이트가 워드 라인 패터닝 공정에 의해 완전히 식각되기 전까지 식각 공정의 전하 축적(charge build-up)이 개선되어 터널 산화막의 손상이 최소화된다.
반도체, 플래시 메모리, 플라즈마 손상, 버팅 콘택

Description

불휘발성 메모리 소자 및 제조방법{NONVOLITILE MEMORY DEVICE AND METHOD FOR THE SAME}
도 1은 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자를 도시한 평면도.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법을 나타내는 것으로서, 도 1의 Ⅰ-Ⅰ' 선을 절개한 종단면도.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법의 변형예를 나타내는 단면도.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법의 변형예를 나타내는 단면도.
도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법의 또 다른 변형예를 나타내는 단면도.
도 6은 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자를 도시한 평면도.
도 7a 내지 도 7h는 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자의 제조방법을 나타내는 것으로서, 도 6의 Ⅰ-Ⅰ' 선을 절개한 종단면도.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자의 제조방법에 있어서 변형예들을 보여주는 단면도로서, 도 6의 Ⅰ-Ⅰ' 선을 절개한 종단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10; 플래시 메모리 소자 100; P형 기판
102; 딥 N웰 104; 포켓 P웰
106; 제1 유전막 106a; 제1 유전막 패턴
108; 제1 전도체막 108a; 제1 전도체막 패턴
110; 포토레지스트 패턴 112; 제1 콘택홀
112a; 트렌치 113; 제2 콘택홀
114; 제1 P웰 115; 제2 P웰
116; 제2 전도체막 116'; 제1 버팅 콘택
116"; 제2 버팅 콘택 116a : 제2 전도체막 패턴
118; 제2 유전막 118a; 제2 유전막 패턴
119; 제3 콘택홀 120; 제3 전도체막
120'; 제3 버팅 콘택 120a; 제3 전도체막 패턴
122; 포토레지스트 패턴 124; 스페이서
130; 워드 라인 140; 제1 더미 패턴
150; 제2 더미 패턴 A; 제1 더미 패턴 영역
B; 셀 어레이 영역 C; 제2 더미 패턴 영역
본 발명은 메모리 소자 및 제조방법에 관한 것으로, 보다 구체적으로는 불휘발성 메모리 소자 및 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 휘발성 메모리 소자(Volatile Memory Device)와 불휘발성 메모리 소자(Nonvolatile Memory Device)로 소별된다. 휘발성 메모리 소자란 전원의 공급이 중단되면 기록상태가 유지가 되지 않는 것으로, 디램(DRAM) 소자를 그 대표적인 예로 들 수 있다. 불휘발성 메모리 소자란 전원의 공급을 중단하여도 기록상태를 그대로 유지할 수 있는 것으로, 전기적으로 기입(Program) 및 소거(Erase)할 수 있는 플래시 메모리(Flash Memory) 소자를 그 대표적인 예로 들 수 있다.
플래시 메모리 소자의 고집적화는 셀 동작 및 신뢰성 문제로 인해 터널 유전막 및 블로킹 산화막의 두께를 어느 정도 확보하여야 한다. 이에 따라, 플래시 메모리 소자는 수직 구조상의 스케일 다운(scale down) 보다는 평면적인 스케일 다운이 이루어지고 있다. 플래시 메모리 소자의 평면적 스케일 다운에 따라 게이트 패터닝시 건식 식각 공정에 이용되는 플라즈마의 밀도 역시 계속적으로 상승되고 있다. 플라즈마 밀도의 상승에 따라 작은 면적의 터널 산화막에 필드(field)가 집중되어 플라즈마 손상 현상이 발생한다. 이러한 터널 산화막의 플라즈마 손상에 의해 내구성(endurance), 리드 리텐션(read retention), 고온 저장(hot temperature storage) 등의 셀의 신뢰성이 열화되는 문제점이 있다.
본 발명은 상술한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 플라즈마 손상을 없애어 셀 신뢰성의 열화를 초래하지 않는 불휘발성 메모리 소자 및 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 소자 및 제조방법은 플라즈마 손상을 일으키는 전하를 기판으로 방출시키는 버팅 콘택을 형성하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 불휘발성 메모리 소자의 제조방법은, 기판을 제공하는 단계와; 상기 기판 상에 절연막과 전도체막을 적층하는 단계와; 상기 전도체막의 일부를 상기 기판과의 전기적 연결 통로로 형성하는 단계와; 상기 절연막과 전도체막을 게이트 패터닝하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 전도체막의 일부를 상기 기판과의 전기적 연결 통로로 형성하는 단계는, 상기 전도체막의 일부가 상기 기판에 직접 접촉하는 제1 콘택과, 상기 전도체막의 일부가 상기 기판에 직접 접촉하지 아니하고 터널링이 일어나도록 하는 제2 콘택 중 어느 하나를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 절연막과 전도체막을 게이트 패터닝하는 단계는, 상기 기판의 셀 어레이 영역에는 상기 절연막과 전도체막이 적층된 게이트 패턴을 형성하고, 상기 셀 어레이 영역의 인근에는 상기 전도체막의 일부가 상기 기판에 전기적으로 연결되는 더미 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 절연막과 전도체막을 게이트 패터닝하는 단계는, 상기 기판의 셀 어레이 영역에는 상기 절연막과 전도체막이 적층된 게이트 패턴이 형성되고, 상기 셀 어레이 영역의 인근에는 상기 절연막과 전도체막이 제거되어 상기 기판의 일부가 식각된 트렌치가 형성되는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 기판 상에 절연막과 전도체막을 적층하는 단계는, 상기 기판 상에 제1 절연막과 제1 전도체막을 순차로 형성하는 단계와; 상기 제1 전도체막 상에 제2 전도체막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 전도체막의 일부를 상기 기판과의 전기적 연결 통로로 형성하는 단계는, 상기 제1 절연막 상에 상기 제1 전도체막을 형성하기 이전에 상기 제1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와; 상기 콘택홀이 매립되도록 상기 제1 절연막 상에 상기 제1 전도체막을 형성하여 제1 전도체막이 상기 기판에 전기적으로 연결되는 콘택을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 기판 상에 절연막과 전도체막을 적층하는 단계는 상기 제2 전도체막 상에 제2 절연막과 제3 전도체막을 순차로 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 상기 전도체막의 일부를 상기 기판과의 전기적 연결 통로로 형성하는 단계는, 상기 기판 상에 순차로 형성된 제1 절연막과 제1 전도체막을 선택적으로 제거하여 제1 콘택홀을 형성하는 단계와; 상기 제1 콘택홀이 매립되도록 상기 제1 전도체막 상에 상기 제2 전도체막을 형성하여 상기 제2 전 도체막이 상기 기판에 전기적으로 연결되는 제1 콘택을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 전도체막의 일부를 상기 기판과의 연결 통로로 형성하는 단계는, 상기 제2 전도체막 상에 상기 제2 절연막을 형성하는 단계와; 상기 제2 절연막을 선택적으로 제거하여 상기 제2 전도체막을 노출시키는 제2 콘택홀을 형성하는 단계와; 상기 제2 콘택홀이 매립되도록 상기 제2 절연막 상에 상기 제3 절연막을 형성하여 상기 제3 전도체막이 제2 전도체막에 전기적으로 연결되는 제2 콘택을 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 상기 절연막과 전도체막을 게이트 패터닝하는 단계는, 상기 기판의 셀 어레이 영역에는 상기 절연막과 전도체막이 적층된 게이트 패턴을 형성하고, 상기 셀 어레이 영역의 인근에는 제1 방향으로 연장되고 상기 제1 콘택을 갖는 제1 더미 패턴과, 상기 게이트 패턴과 연결되며 상기 제1 방향과는 직교하는 제2 방향으로 연장되고 상기 제1 및 제2 콘택을 갖는 제2 더미 패턴을 형성하는 단계와; 상기 제2 더미 패턴을 상기 게이트 패턴으로부터 분리시키는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 기판을 제공하는 단계는, 제1 도전형의 기판에 상기 제1 도전형과 반대형인 제2 도전형의 제1 웰과, 상기 제1 웰 내에 상기 제1 도전형의 제2 웰을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 전도체막의 일부를 상기 기판과의 연결 통로로 형성하는 단계 이전에, 상기 절연막과 전도체막을 선택적으로 제거하여 콘택홀을 형성하는 단계와; 상기 콘택홀 하부의 기판에 형성된 제2 웰 내에 상기 제2 웰에 비해 고농도의 제1 도전형의 제3 웰을 형성하는 단계를 포함한다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자의 제조방법은, 셀 어레이 영역과 더미 패턴 영역을 포함하는 기판을 제공하는 기판 제공 단계와; 상기 기판 상에 터널 산화막과 플로팅 게이트막을 형성하되, 상기 플로팅 게이트막의 일부로 구성되며 상기 더미 패턴 영역에서 상기 기판과 전기적으로 연결되는 제1 버팅 콘택을 형성하는 제1 버팅 콘택 형성 단계와; 상기 플로팅 게이트막 상에 블로킹 산화막과 컨트롤 게이트막을 형성하는 적층 단계와; 상기 컨트롤 게이트막과 블로킹 산화막과 플로팅 게이트막과 터널 산화막을 패터닝하여, 상기 셀 어레이 영역에는 제1 방향으로 연장되는 워드 라인을 형성하고 상기 더미 패턴 영역에는 상기 제1 방향으로 연장되고 상기 제1 버팅 콘택을 갖는 제1 더미 패턴을 형성하는 게이트 패터닝 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 제1 버팅 콘택 형성 단계는, 상기 더미 패턴 영역의 기판을 일부 제거하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 상기 플로팅 게이트막으로 매립하여 상기 플로팅 게이트막이 상기 기판과 직접적으로 연결되도록 하는 단계를 포함한다.
본 발명의 다른 실시예에 있어서, 상기 제1 버팅 콘택 형성 단계는, 상기 더미 패턴 영역의 터널 유전막 두께가 상기 셀 어레이 영역의 터널 유전막 두께에 비해 얇도록 상기 더미 패턴 영역에 형성된 터널 산화막을 일부 제거하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 상기 플로팅 게이트막으로 매립하여 상기 플로팅 게이트막이 상기 기판과 직접적으로 연결되지 않도록 하는 단계를 포함한다.
본 발명의 다른 실시예에 있어서, 상기 게이트 패터닝 단계는, 상기 기판 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 하는 식각 공정으로, 상기 셀 어레이 영역에는 상기 터널 산화막과 플로팅 게이트막과 블로킹 산화막과 컨트롤 게이트막이 적층된 상기 워드 라인을 형성하고, 상기 더미 패턴 영역에는 상기 터널 산화막과 플로팅 게이트막과 블로킹 산화막과 컨트롤 게이트막이 적층되고 상기 제1 버팅 콘택을 갖는 상기 제1 더미 패턴을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 있어서, 상기 게이트 패터닝 단계는, 상기 기판 상에 포토레지스트 패턴을 형성하되, 상기 더미 패턴 영역 상에는 상기 포토레지스트 패턴을 형성시키지 않는 단계와; 상기 포토레지스트 패턴을 마스크로 하는 식각 공정으로, 상기 셀 어레이 영역에는 상기 터널 산화막과 플로팅 게이트막과 블로킹 산화막과 컨트롤 게이트막이 적층된 상기 워드 라인을 형성하고, 상기 더미 패턴 영역에 적층된 상기 터널 산화막과 플로팅 게이트막과 블로킹 산화막과 컨트롤 게이트막을 제거하는 단계를 포함한다.
본 발명의 다른 실시예에 있어서, 상기 제1 버팅 콘택 형성 단계 이전에, 상기 더미 패턴 영역에 해당하는 기판에서 상기 제1 버팅 콘택과 전기적으로 접촉하는 웰을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 있어서, 상기 기판은 제1 도전형이고 상기 제1 도전형 기판에는 제2 도전형의 딥 웰이 형성되고 상기 제2 도전형의 딥 웰 내에 제1 도전형의 포켓 웰이 형성된 경우, 상기 제1 버팅 콘택과 전기적으로 접촉하는 웰은 상기 제1 도전형의 포켓 웰에 비해 고농도의 제1 도전형 웰이다.
본 발명의 다른 실시예에 있어서, 상기 적층 단계는, 상기 더미 패턴 영역에서 상기 컨트롤 게이트막을 상기 플로팅 게이트막에 전기적으로 연결시키는 제2 버팅 콘택을 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예에 있어서, 상기 게이트 패터닝 단계는, 상기 더미 패턴 영역에서 상기 워드 라인과 연결되며, 상기 제1 방향과 실질적으로 직교하는 제2 방향으로 연장되고 상기 제1 및 제2 버팅 콘택을 갖는 제2 더미 패턴을 형성하는 단계와; 상기 제2 더미 패턴을 상기 워드 라인으로부터 분리시키는 단계를 더 포함한다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 소자의 제조방법은, 셀 어레이 영역과 더미 패턴 영역을 포함하는 기판을 제공하는 기판 제공 단계와; 상기 기판 상에 전하 저장막과 게이트막을 형성하되, 상기 게이트막의 일부로 구성되며 상기 더미 패턴 영역에서 상기 기판과 전기적으로 연결되는 버팅 콘택을 형성하는 버팅 콘택 형성 단계와; 상기 게이트막과 전하 저장막을 패터닝하여, 상기 셀 어레이 영역에는 제1 방향으로 연장되는 워드 라인을 형성하고 상기 더미 패턴 영역에는 상기 제1 방향으로 연장되며 상기 버팅 콘택을 갖는 더미 패턴을 형성하는 게이트 패터닝 단계를 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 버팅 콘택 형성 단계는, 상기 기판 상에 전하 저장막과 제1 게이트막과 제2 게이트막을 형성하되, 상기 제1 게이트막의 일부로 구성되며 상기 더미 패턴 영역에서 상기 기판과 전기적으로 연결되는 상기 버팅 콘택을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 버팅 콘택 형성 단계 이전에, 상기 더미 패턴 영역에 해당하는 기판에서 상기 버팅 콘택과 전기적으로 접촉하는 웰을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 기판은 제1 도전형이고 상기 제1 도전형 기판에는 제2 도전형의 딥 웰이 형성되고 상기 제2 도전형의 딥 웰 내에 제1 도전형의 포켓 웰이 형성된 경우, 상기 버팅 콘택과 전기적으로 접촉하는 웰은 상기 제1 도전형의 포켓 웰에 비해 고농도의 제1 도전형 웰이다.
본 발명에 의하면, 플로팅 게이트와 기판을 전기적으로 연결하는 버팅 콘택을 셀 어레이(cell array) 인근에 배치함으로써, 플로팅 게이트가 워드 라인 패터닝 공정에 의해 완전히 식각되기 전까지 식각 공정의 전하 축적(charge build-up)이 개선된다. 추가적으로, 플로팅 게이트와 컨트롤 게이트가 연결되는 버팅 콘택을 더 형성함으로써 워드 라인 형성후 발생하는 식각 공정에 따른 손상까지 추가로 제어할 수 있게 된다.
이하, 본 발명에 따른 불휘발성 메모리 소자 및 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조 부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자를 도시한 평면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자는 플로팅 게이트(floating gate)라는 전도체에 전하를 저장시켜 프로그래밍을 수행하는 플래시 메모리 소자(flash memory device)이다. 본 제1 실시예의 플래시 메모리 소자(10)는 수 개의 활성 영역들(101)이 기판(100)에서 Y 방향으로 연장되고, 활성 영역들(101)과는 실질적으로 직교하도록 X 방향으로 연장되는 수 개의 워드 라인들(130)이 구비되는 셀 어레이 영역(B)을 포함한다. 활성 영역들(101)은 소자분리막(103)에 의해 서로 격리된다. 워드 라인들(130) 각각에는 상술한 전하를 저장하는 플로팅 게이트가 포함된다. 본 실시예의 플래시 메모리 소자(10)에는 셀 어레이 영역(B)의 인근에서 기판(100)에서 X 방향으로 연장되는 더미 패턴(140)을 구비하는 더미 패턴 영역(A)을 포함한다. 더미 패턴(140)은 후술한 바와 같이 플라즈마 건식 식각 공정시 전하를 기판으로 방출시켜 플라즈마에 의한 손상을 최소화시키기 위해 형성하는 패턴이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법을 나타내는 단면도들로서, 도 1의 Ⅰ-Ⅰ' 선을 절개한 종단면도들이다.
도 2a를 참조하면, 제1 도전형의 반도체 기판(100)에 제1 도전형과 반대 도 전형인 제2 도전형의 제1 웰(102)이 형성되고, 제1 웰(102) 안에 제1 도전형의 제2 웰(104)이 형성된다. 일례로서, P형 실리콘 기판(100)에 N웰(102)이 형성되고, N웰(102) 안에 P웰(104)이 형성된다. 여기서의 P웰(104)은 포켓 P웰(pocket P well)로 지칭되고 N웰(102)은 딥 N웰(deep N well)로 지칭된다. 기판(100) 상에 절연막인 제1 유전막(106)을 형성하고, 제1 유전막(106) 상에 제1 전도체막(108)을 순차로 형성한다. 제1 유전막(106)은 플래시 메모리 소자의 터널 유전막을 구성한다. 제1 전도체막(108)은 일례로서 폴리실리콘 또는 금속으로 형성한다. 제1 유전막(106)과 제1 전도체막(108)은 기판(100)에서 셀 어레이 영역(B) 및 더미 패턴 영역(A) 모두에 형성된다.
도 2b를 참조하면, 주지된 포토 공정으로써 제1 전도체막(108) 위에 포토레지스트 패턴(110)을 형성한다. 여기서의 포토레지스트 패턴(110)은 기판(100)의 셀 어레이 영역(B)은 덮고 더미 패턴 영역(A)은 일부 열어놓는 형태이다. 포토레지스트 패턴(110)을 마스크로 하는 식각 공정으로써 제1 전도체막(108)과 제1 유전막(106)의 일부를 제거하여 기판(100) 표면의 일부가 노출되는 콘택홀(112)을 형성한다. 콘택홀(112) 형성시 콘택홀(112)의 바닥면(112a)이 기판(100)의 표면(100a)에 비해 낮은 위치에 오도록 기판(100)을 과도 식각할 수 있다. 콘택홀(112)이 형성되어지면, 포토레지스트 패턴(110)을 마스크로 하는 이온주입 공정으로써 콘택홀(112)의 하부쪽 기판(100)을 제1 도전형, 즉 P형 불순물을 주입하여 P웰(114)을 형성한다. 여기서의 P웰(114)의 P형 불순물 농도는 포켓 P웰(104)의 P형 불순물 농도에 비해 높다.
도 2c를 참조하면, 포토레지스트 패턴(110)을 제거하고 제2 전도체막(116)을 제1 전도체막(108) 위에 형성한다. 제2 전도체막(116)을 제1 전도체막(108) 위에 적층하는 경우 콘택홀(112) 내부로 제2 전도체막(116)이 매립되어 제2 전도체막(116)과 기판(100)을 직접적으로 접촉시키는 버팅 콘택(116';butting contact)이 만들어진다. 환언하면, 버팅 콘택(116')은 제2 전도체막(116)과 기판(100)을 전기적으로 연결시키는 연결 통로 역할을 한다. 제2 전도체막(116)은 일례로서 폴리실리콘으로 형성하거나 또는 금속으로 형성한다. 제1 전도체막(108) 및 제2 전도체막(116)은 플래시 메모리 소자의 플로팅 게이트(floating gate)를 구성한다.
제2 전도체막(116) 위에 제2 유전막(118)을 적층하고, 제2 유전막(118) 상에 제3 전도체막(120)을 순차로 적층한다. 일례로서, 제3 전도체막(120)은 폴리실리콘이나 금속으로 형성한다. 제3 전도체막(120)은 플래시 메모리 소자의 컨트롤 게이트(control gate)를 구성한다. 제2 유전막(118)은 컨트롤 게이트와 플로팅 게이트 사이에 개재되어 플로팅 게이트에 저장된 전하가 컨트롤 게이트로 터널링하지 못하게 막는 블로킹 유전막을 구성한다. 블로킹 유전막인 제2 유전막(118)은 두께와 내압과 유전율 특성을 모두 만족시키는 오엔오(ONO)막, 즉 산화막 사이에 질화막이 개재된 막으로 구성할 수 있다.
도 2d를 참조하면, 게이트 패터닝을 하기 위한 적합한 형태를 갖는 포토레지스트 패턴(122)을 마스크로 하는 플라즈마 건식 식각 공정을 이용하여 게이트 패터닝을 진행한다. 도 2d는 플라즈마 건식 식각 공정 진행 중 제3 전도체막(120)과 제2 유전막(118)이 각각 선택적으로 제거되어 제3 전도체막 패턴(120a)과 제2 유전막 패턴(118a)이 형성되고, 제2 전도체막(116)은 패터닝되지 아니한 상태를 표현한다. 제2 전도체막(116)이 완전히 식각되지 아니하였으므로 플라즈마 발생에 따른 전하는 제2 전도체막(116)에 축적된다. 제2 전도체막(116)에 축적된 전하는 버팅 콘택(116')을 통해 기판(100)으로 흘러나간다. 특히, 버팅 콘택(116')의 하부에는 포켓 P웰(104)에 비해 높은 농도로 P형 불순물로 도핑된 P웰(114)이 형성되어 있기 때문에 제2 전도체막(116)에 축적되는 전하는 기판(100)으로 효과적으로 흐르게 된다.
도 2e를 참조하면, 플라즈마 건식 식각 공정을 계속적으로 진행하게 되면 제2 전도체막(116)이 식각되어 제2 전도체막 패턴(116a)이 형성된다. 도 2e는 제1 전도체막(108)이 패터닝되지 아니한 상태를 표현한다. 즉, 아직까지 완전히 식각되지 아니한 제1 전도체막(108)에 전하가 축적된다. 제1 전도체막(108)에 축적된 전하는 버팅 콘택(116')을 통해 기판(100)으로 흐르게 된다.
도 2f를 참조하면, 플라즈마 건식 공정에 의해 제1 전도체막 패턴(108a)과 제1 유전막 패턴(106a)이 형성된다. 스페이서(124)가 만들어지면 셀 어레이 영역(B)에는 워드 라인(130)이 형성된다. 워드 라인(130)은 터널 유전막(106a)과 플로팅 게이트(117)와 블로킹 유전막(118a)과 컨트롤 게이트(120a)가 순차로 적층된 형태이다. 아울러, 더미 패턴 영역(A)에는 더미 패턴(140)이 형성된다. 더미 패턴(140)은 게이트 패터닝에 의해 워드 라인(130)과 분리되므로 전기적으로 고립된다. 따라서, 더미 패턴(140)은 소자 동작시 셀 어레이 영역(B)에 아무런 영향을 끼치지 않는다.
상술한 도 2a 내지 도 2f를 참조로 하는 본 제1 실시예의 불휘발성 메모리 소자의 제조방법에 있어서는 제1 전도체막(108)과 제2 전도체막(116)으로 구성되는 플로팅 게이트(117)가 기판(100)과 전기적으로 연결된다. 따라서, 플라즈마 건식 식각 공정을 이용한 게이트 패터닝시 플라즈마 전하가 플로팅 게이트(117)를 통해 기판(100)으로 빠져나가게 된다.
(제1 실시예의 변형예)
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법의 변형예를 나타내는 공정별 단면도들이다. 본 변형예는 도 2a 내지 도 2f를 근거로 하여 설명한 실시예와 그 제조 공정이 대부분 동일하다. 이하에선 상술한 실시예와 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 하고 다른 점을 중심으로 설명하기로 한다.
도 3a를 참조하면, P형 기판(200) 상에 제1 유전막(206)과 제1 전도체막(208)을 순차로 적층한다. 제1 유전막(206)은 제1 두께(d1)로 형성한다. P형 기판(200)에는 포켓 P웰(204)이 형성되고, 포켓 P웰(204)을 둘러싸는 딥 N웰(202)이 형성된다. 제1 전도체막(208) 상에는 셀 어레이 영역(B)은 덮으나 더미 패턴 영역(A)의 일부를 열어놓는 포토레지스트 패턴(210)을 형성한다. 포토레지스트 패턴(210)을 마스크로 하는 식각 공정으로 더미 패턴 영역(A)에 콘택홀(212)을 형성한다.
콘택홀(212) 형성시 제1 유전막(206)의 일부만이 식각되도록 하여 콘택홀(212) 하부에는 제1 두께(d1)에 비해 얇은 제2 두께(d2)의 제1 유전막(206)이 남도록 한다. 제2 두께(d2)는 후속하는 게이트 패터닝을 위한 플라즈마 건식 식각 공정시 제2 전도체막(216a)에 축적된 전하가 기판(100)쪽으로 충분히 용이하게 터널링할 수 있는 두께이다. 이온주입 공정으로써 콘택홀(212)의 하부에 포켓 P웰(204)에 비해 짙은 농도의 P웰(214)을 형성한다. 이온주입 공정 이후의 공정은 상술한 도 2c 내지 도 2e의 설명으로 대신한다.
도 3b를 참조하면, 스페이서(224)가 형성되면 셀 어레이 영역(B)에는 터널 유전막(206a)과 플로팅 게이트(217)와 블로킹 유전막(218a)과 컨트롤 게이트(220a)가 순차로 적층된 형태를 지닌 워드 라인(230)이 완성된다. 아울러, 더미 패턴 영역(A)에는 전기적으로 아무런 영향을 끼치지 아니하는 더미 패턴(140)이 형성된다.
(제1 실시예의 다른 변형예)
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법의 변형예를 나타내는 공정별 단면도들이다. 본 변형예는 도 2a 내지 도 2f를 근거로 하여 설명한 실시예와 그 제조 공정이 대부분 동일하다. 이하에선 상술한 실시예와 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 하고 다른 점을 중심으로 설명하기로 한다. 한편, 도 4a 이전의 공정은 상술한 도 2a 내지 도 2c에서의 설명으로 대신한다.
도 4a를 참조하면, 주지된 포토 공정으로 포토레지스트 패턴(322)을 형성한다. 포토레지스트 패턴(322)을 마스크로 하는 플라즈마 식각 공정으로 제3 전도체막 패턴(320a)과 제2 유전막 패턴(318a)을 형성한다. 여기서의 포토레지스트 패턴(322)은 게이트 패터닝을 위한 것으로 더미 패턴 영역(A)은 전부 열어놓은 형태이다. 도 4a는 게이트 패터닝을 위한 플라즈마 건식 식각 공정 진행 중 제2 전도체막(316)은 아직까지 완전히 패터닝되지 아니한 상태를 표현한다. 제2 전도체막(316)이 완전히 식각되지 아니하였으므로 플라즈마 발생에 따른 전하는 제2 전도체막(316)에 축적된다. 제2 전도체막(316)에 축적된 전하는 버팅 콘택(316')을 통해 기판(300)으로 빠져나가게 된다.
도 4b를 참조하면, 플라즈마 건식 공정을 계속적으로 진행하여 제1 전도체막 패턴(308a)과 제1 유전막 패턴(306a)을 형성한다. 이어서, 스페이서(324)을 형성하여 셀 어레이 영역(B)에는 터널 유전막(306a)과 플로팅 게이트(317)와 블로킹 유전막(318a)과 컨트롤 게이트(320a)가 순차로 적층된 워드 라인(330)을 완성시킨다. 더미 패턴 영역(A)에서는 마스크가 없으므로 도 2f에서와 같은 더미 패턴(240)이 형성되지 아니하고, 그 대신에 콘택홀(312)의 일부분인 트렌치(312a)만이 남게 된다.
(제1 실시예의 또 다른 변형예)
도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법의 또 다른 변형예를 나타내는 공정별 단면도들이다. 본 변형예는 게이트 전극과 기판 사이에 설치된 절연막에 전하를 저장하는 방법에 의해 프로그래밍을 수행하는 이른바 소노스(SONOS) 메모리 소자의 제조방법과 관련된다.
도 5a를 참조하면, P형 기판(500) 상에 절연막(509)을 형성한다. 절연막(509)은 일례로서 터널 유전막(506)과 전하 저장막(507)과 블로킹 유전막(508)이 차례로 적층된 것이다. 절연막(509)은 일례로서 터널 유전막(506)과 블로킹 유전막(508)으로는 산화막을 채택하고 전하 저장막(507)으로는 질화막을 채택한 이른바 오엔오(ONO)막이다. 프로그래밍은 전하가 질화막(507)에 트랩되므로써 수행된다. P형 기판(500)에는 포켓 P웰(504)과 딥 N웰(502)이 형성된다. 주지된 식각 공정에 의해 절연막(509)의 일부가 제거되면 더미 패턴 영역(A)에는 콘택홀(512)이 형성되고, 주지된 이온주입 공정에 의해 포켓 P웰(504)에 비해 농도가 짙은 P웰(514)이 콘택홀(512) 하부에 형성된다.
도 5b를 참조하면, 제1 전도체막(516)과 제2 전도체막(518)을 순차로 적층한다. 제1 전도체막(516)의 일부는 콘택홀(512)에 매립되어 제1 전도체막(516)을 기판(500)과 전기적으로 연결시키는 버팅 콘택(516')으로 구성된다. 제1 전도체막(516)과 제2 전도체막(518)은 게이트 전극을 구성하며, 폴리실리콘 또는 금속으로 구성된다.
도 5c를 참조하면, 주지된 포토 공정에 의해 형성된 포토레지스트 패턴(520)을 마스크로 하는 플라즈마 건식 식각 공정으로 게이트 패터닝을 수행한다. 도 5c는 플라즈마 건식 식각 공정에 의해 제2 전도체막 패턴(518a)이 형성되고 제1 전도체막(516)은 아직까지 패터닝되지 않은 상태를 보여준다. 플라즈마 건식 식각 공정 에 의해 제1 전도체막(516)에 축적되는 전하는 버팅 콘택(516')을 통해 기판(500)으로 흐르게 된다.
도 5d를 참조하면, 게이트 패터닝 완료후 스페이서(524)를 형성하여 셀 어레이 영역(B)에 워드 라인(530)을 완성한다. 워드 라인(530)은 게이트 전극(517)과 기판(500) 사이에 전하가 저장되는 절연막(509a)이 개재된 형태이다. 더미 패턴 영역(A)에는 전기적으로 아무런 동작을 하지 않는 더미 패턴(540)이 형성된다.
본 다른 변형예에 있어서, 도 3a 및 도 3b에서 설명한 바와 같이, 더미 패턴 영역(A)의 절연막(509a)이 두께가 셀 어레이 영역(B)에서의 절연막 두께(509a)에 비해 얇게 형성할 수 있다. 또한, 도 4a 및 도 4b에서 설명한 바와 같이, 게이트 패터닝시 더미 패턴 영역(A)에 포토레지스트 패턴(520)을 형성하지 않으므로써 더미 패턴 영역(A)에는 더미 패턴(540)을 형성시키지 아니할 수 있다.
(제2 실시예)
도 6은 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자를 도시한 평면도이다.
도 6을 참조하면, 본 제2 실시예의 불휘발성 메모리 소자(10)는 수 개의 활성 영역들(101)이 기판(100)에서 Y 방향으로 연장되고, 활성 영역들(101)과는 실질적으로 직교하도록 X 방향으로 연장되는 수 개의 워드 라인들(130)이 구비되는 셀 어레이 영역(B)을 포함한다. 활성 영역들(101)은 소자분리막(103)에 의해 서로 격리된다. 워드 라인들(130) 각각에는 전하를 저장하는 플로팅 게이트가 포함된다. 본 실시예의 플래시 메모리 소자(10)에는 셀 어레이 영역(B)의 인근에 X 방향으로 연장되는 제1 더미 패턴(140)을 구비하는 제1 더미 패턴 영역(A)과, Y 방향으로 연장되는 제2 더미 패턴(150)을 구비하는 제2 더미 패턴 영역(C)을 포함한다. 제1 더미 패턴(140)은 게이트 패터닝을 위한 플라즈마 건식 식각 공정시 플라즈마 전하를 기판(100)으로 방출시키는 더미 패턴이고, 제2 더미 패턴(150)은 게이트 패터닝 이후의 플라즈마 건식 식각 공정시 플라즈마 전하를 기판(100)으로 방출시키는 더미 패턴이다.
도 7a 내지 도 7h는 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자의 제조방법을 나타내는 공정별 단면도들로서, 도 6의 Ⅰ-Ⅰ' 선을 절개한 종단면도들이다.
도 7a를 참조하면, P형의 반도체 기판(100)에 딥 N웰(102)이 형성되고, 딥 N웰(102) 안에 포켓 P웰(104)이 형성된다. P형 기판(100) 상에 제1 유전막(106)을 형성하고, 제1 유전막(106) 상에 제1 전도체막(108)을 순차로 적층한다. 제1 유전막(106)은 플래시 메모리 소자의 터널 유전막을 구성한다. 제1 전도체막(108)은 일례로서 폴리실리콘 또는 금속으로 형성한다. 제1 유전막(106)과 제1 전도체막(108)은 기판(100)에서 셀 어레이 영역(B)과 제1 및 제2 더미 패턴 영역(A,C) 모두에 형성된다.
도 7b를 참조하면, 주지된 포토 공정으로써 제1 전도체막(108)에 포토레지스트 패턴(110)을 형성한다. 여기서의 포토레지스트 패턴(110)은 기판(100)의 셀 어레이 영역(B)은 덮고 제1 더미 패턴 영역(A)과 제2 더미 패턴 영역(C)은 일부 열어 놓는 형태이다. 포토레지스트 패턴(110)을 마스크로 하는 식각 공정으로써 제1 전도체막(108)과 제1 유전막(106)의 일부를 제거하여 기판(100) 표면의 일부를 노출시키는 제1 콘택홀(112)을 제1 더미 패턴 영역(A)에 형성하고 제2 콘택홀(113)을 제2 더미 패턴 영역(C)에 형성한다. 제1 콘택홀(112) 형성시 제1 콘택홀(112)의 바닥면(112a)이 기판(100)의 표면(100a)에 비해 낮은 위치에 오도록 기판(100)을 과도 식각할 수 있다. 제2 콘택홀(113)에 있어서도 마찬가지로 그 바닥면(113a)이 기판 표면(100a)에 비해 낮은 위치에 오도록 할 수 있다.
제1 및 제2 콘택홀(112,113)이 형성되어지면, 포토레지스트 패턴(110)을 마스크로 하는 이온주입 공정으로써 제1 콘택홀(112)의 하부에 제1 P웰(114)을 형성한다. 여기서의 P웰(114)의 P형 불순물 농도는 포켓 P웰(104)의 P형 불순물 농도에 비해 높다. 마찬가지로, 제2 콘택홀(113)의 하부에도 고농도의 제2 P웰(115)을 형성한다.
도 7c를 참조하면, 포토레지스트 패턴(110)을 걷어내고 제2 전도체막(116)을 제1 전도체막(108) 상에 형성한다. 제2 전도체막(116)을 제1 전도체막(108) 위에 적층하는 경우 제1 콘택홀(112)과 제2 콘택홀(113) 내부로 제2 전도체막(116)이 매립된다. 따라서, 제2 전도체막(116)을 기판(100)과 직접적으로 접촉시키는 제1 버팅 콘택(116';butting contact)과 제2 버팅 콘택(116")이 제1 더미 패턴 영역(A)과 제2 더미 패턴 영역(C) 각각에 만들어진다. 환언하면, 제1 버팅 콘택(116')과 제2 버팅 콘택(116")은 제2 전도체막(116)과 기판(100)을 전기적으로 연결시키는 연결 통로 역할을 한다. 제2 전도체막(116)은 일례로서 폴리실리콘으로 형성하거나 또는 금속으로 형성한다. 제1 전도체막(108) 및 제2 전도체막(116)은 플래시 메모리 소자의 플로팅 게이트(floating gate)를 구성한다.
제2 전도체막(116) 상에 제2 유전막(118)을 적층한다. 제2 유전막(118)은 컨트롤 게이트와 플로팅 게이트 사이에 개재되어 플로팅 게이트에 저장된 전하가 컨트롤 게이트로 터널링하지 못하게 막는 블로킹 유전막을 구성한다. 블로킹 유전막인 제2 유전막(118)은 가령 두께와 내압과 유전율 특성을 모두 만족시키는 오엔오(ONO), 즉 유전막 사이에 질화막이 개재된 막으로 구성한다. 제2 유전막(118)의 일부를 제거하여 제2 더미 패턴 영역(C)에 제2 전도체막(116)의 일부를 노출시키는 제3 콘택홀(119)을 형성한다. 제3 콘택홀(119) 형성시 제2 전도체막(116)은 과도 식각될 수 있다.
도 7d를 참조하면, 제2 유전막(118) 상에 제3 전도체막(120)을 적층한다. 제3 전도체막(120)의 적층시 제3 전도체막(120)이 제3 콘택홀(119)을 매립하여 제3 버팅 콘택(120')이 형성되어진다. 제3 버팅 콘택(120')은 제3 전도체막(120)을 제2 전도체막(116)과 전기적으로 연결시킨다. 즉, 제3 전도체막(120)은 제3 버팅 콘택(120')과 제2 버팅 콘택(116")을 통해 기판(100)과 전기적으로 연결된다. 일례로서, 제3 전도체막(120)은 폴리실리콘이나 금속으로 형성한다. 제3 전도체막(120)은 플래시 메모리 소자의 컨트롤 게이트(control gate)를 구성한다.
도 7e를 참조하면, 주지된 포토 공정으로 포토레지스트 패턴(122)을 형성한다. 여기서의 포토레지스트 패턴(122)은 게이트 패터닝을 하기 위한 적합한 형태를 갖는다. 포토레지스트 패턴(122)을 마스크로 하는 플라즈마 건식 식각 공정을 이용 하여 게이트 패터닝을 진행한다. 도 7e는 게이트 패터닝을 위한 플라즈마 건식 식각 공정에 의해 제3 전도체막 패턴(120a)과 제2 유전막 패턴(118a)이 형성되고, 제2 전도체막(116)은 패터닝되지 아니한 상태를 표현한다. 제2 전도체막(116)이 패터닝되지 아니하여 기판(100) 전면에 걸쳐 형성되어 있어서 플라즈마 발생에 따른 전하는 제2 전도체막(116)에 축적된다. 제2 전도체막(116)에 축적된 전하는 제1 및 제2 버팅 콘택(116',116")을 통해 기판(100)으로 흘러나간다. 제1 및 제2 버팅 콘택(116',116") 각각은 그 하부에 포켓 P웰(104)에 비해 높은 농도로 P형 불순물로 도핑된 제1 및 제2 P웰(114,115)이 형성되어 있어서 제2 전도체막(116)에 축적되는 전하는 기판(100)으로 효과적으로 흐르게 된다.
도 7f를 참조하면, 플라즈마 건식 식각 공정을 계속적으로 진행하게 되면 제2 전도체막(116)이 선택적으로 식각되어 제2 전도체막 패턴(116a)이 형성된다. 도 7f는 제1 전도체막(108)은 패터닝되지 아니하여 기판(100) 전면에 형성되어 있는 상태를 표현한다. 플라즈마에 의해 발생한 전하는 제1 전도체막(108)에 축적된다. 제1 전도체막(108)에 축적된 전하는 제1 및 제2 버팅 콘택(116',116")을 통해 기판(100)으로 흐르게 된다.
도 7g를 참조하면, 플라즈마 건식 공정에 의해 제1 전도체막 패턴(108a)과 제1 유전막 패턴(106a)이 형성된다. 절연막의 증착 및 식각 공정으로 스페이서(124)가 형성되면 셀 어레이 영역(B)에서는 워드 라인(130)이 완성된다. 워드 라인(130)은 터널 유전막(106a)과 플로팅 게이트(117)와 블로킹 유전막(118a)과 컨트롤 게이트(120a)가 순차로 적층된 형태이다. 아울러, 제1 더미 패턴 영역(A)에는 제1 더미 패턴(140)이 형성된다. 제1 더미 패턴(140)은 전기적으로 고립되어 있으므로 소자 동작시 셀 어레이 영역(B)에 아무런 영향을 끼치지 않는다.
스페이서(124) 형성을 위해 플라즈마 건식 식각 공정을 이용하는 경우 플라즈마에 의해 발생된 전하는 제3 전도체막 패턴(120a)으로 축적된다. 제3 전도체막 패턴(120a)에 축적된 전하는 제3 버팅 콘택(120')을 통해 플로팅 게이트(117)로 흐르고 결국에는 제2 버팅 콘택(116")을 통해 기판(100)으로 빠져 나가게 된다.
제2 더미 패턴 영역(C)에 형성된 제3 및 제2 버팅 콘택(120',116")에 의해 컨트롤 게이트(120a)와 플로팅 게이트(117)는 기판(100)에 전기적으로 연결된다. 즉, 게이트 패터닝시 제1 더미 패턴 영역(A)에 형성된 제1 버팅 콘택(116')을 통해 플로팅 게이트(117)에 축적되는 플라즈마 전하가 기판(100)으로 빠져 나가게 되고, 게이트 패터닝 이후에는 제3 및 제2 버팅 콘택(120',116")을 통해 컨트롤 게이트(120a)에 축적되는 플라즈마 전하가 기판(100)으로 빠져 나가게 되어, 플라즈마에 의한 어택이 최소화되는 것이다.
도 7h를 참조하면, 제1 더미 패턴(140)은 앞서의 게이트 패터닝시 워드 라인(130)과 분리되나, 제2 더미 패턴 영역(150)은 워드 라인(130)과 연결된 상태를 그대로 유지한다. 이에 따라, 워드 라인(130) 중에서 제2 더미 패턴 영역(C)에 인접하는 지점(도 6의 Ⅱ-Ⅱ' 선 참조)을 커팅시켜 전기적으로 고립되는 제2 더미 패턴(150)을 형성시킨다. 전기적으로 고립된 제2 더미 패턴(150)은 셀 어레이 영역(B)에 전기적으로 아무런 영향을 끼치지 않는다.
상술한 도 7a 내지 도 7h를 근거로 하는 본 발명의 제2 실시예의 불휘발성 메모리 소자의 제조방법은 낸드 플래시 메모리 소자의 제조방법에 적용할 수 있다. 도 7a 내지 도 7h의 방법을 채택하여 낸드 플래시 메모리 소자를 제조하는 경우, 스트링 선택 게이트와 접지 게이트 형성시 플로팅 게이트와 컨트롤 게이트를 전기적으로 연결시키는 콘택은 도 7d에서 설명한 제3 버팅 콘택(120') 형성시 같이 형성한다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자의 제조방법에 있어서 변형예들을 보여주는 단면도들이다. 본 발명의 제2 실시예에 있어서도 상술한 제1 실시예의 변형예들의 제조방법을 적용시킬 수 있다. 본 변형예들은 도 7a 내지 도 7h를 근거로 하여 설명한 제2 실시예와 그 제조 공정이 대부분 동일하다. 이하에선 상술한 제2 실시예와 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 하고 상이한 점을 중심으로 설명하기로 한다.
(제2 실시예의 변형예)
도 8을 참조하면, 제1 더미 패턴 영역(A)과 제2 더미 패턴 영역(C) 각각에는 제1 버팅 콘택(616')과 제2 버팅 콘택(616")이 형성된다. 그리고, 제2 더미 패턴 영역(C)에는 컨트롤 게이트(620a)와 플로팅 게이트(617)를 전기적으로 서로 연결시키는 제3 버팅 콘택(620')이 형성된다. 제1 버팅 콘택(616') 하부의 기판(600)에는 고농도의 제1 P웰(614)이 형성되고, 제2 버팅 콘택(616") 하부의 기판(600)에도 역시 고농도의 제2 P웰(615)이 형성된다.
상술한 도 3a 및 도 3b와 유사하게 제1 더미 패턴 영역(A)에서의 터널 유전막(606a)의 두께(d2) 및 제2 더미 패턴 영역(C)에서의 터널 유전막(606a)의 두께(d3)를 셀 어레이 영역(B)에서의 터널 유전막(606a)의 두께(d1)에 비해 얇게 되도록 한다. 즉, 제1 콘택홀(612)과 제2 콘택홀(613) 형성시 터널 유전막(606a)을 일부만이 식각되도록 하는 것이다. 제1 콘택홀(612) 하부의 터널 유전막(606a) 두께(d2)와 제2 콘택홀(613) 하부의 터널 유전막(606a)의 두께(d3)는 동일하게 형성할 수 있다. 그 두께(d1,d3)는 게이트 패터닝을 위한 플라즈마 건식 식각 공정시 플라즈마 전하가 용이하게 터널링하기에 충분히 얇은 두께이다.
(제2 실시예의 다른 변형예)
도 9a 및 도 9b는 상술한 도 4a 및 도 4b와 유사하게 제1 더미 패턴 영역(A)에는 트렌치(712a)만을 남게 하고 제 2 더미 패턴 영역(C)에는 전기적으로 기능을 하지 않는 더미 패턴(750)을 형성하는 것이다.
도 9a를 참조하면, 제1 더미 패턴 영역(A)에는 제1 버팅 콘택(716')을 형성하고, 제2 더미 패턴 영역(C)에는 제2 버팅 콘택(716")과 제3 버팅 콘택(720')을 형성한다. 제1 더미 패턴 영역(A)을 열어놓은 포토레지스트 패턴(722)을 마스크로 하는 플라즈마 건식 식각 공정을 이용한 게이트 패터닝시 플라즈마 전하는 제2 전도체막(716)과 제1 전도체막(708)에 축적되고 제1 버팅 콘택(716')을 통해 기판(700)으로 빠져 나가게 된다. 한편, 플라즈마 전하는 제2 버팅 콘택(716")을 통 해서도 기판(700)으로 빠져 나가게 된다.
도 9b를 참조하면, 게이트 패터닝을 하게 되면 셀 어레이 영역(B)에는 터널 유전막(706a)과 플로팅 게이트(717)와 컨트롤 게이트(720a)가 순차로 적층된 워드 라인(730)이 형성된다. 그리고, 제1 더미 패턴 영역(A)에는 트렌치(112a)가 남는다. 게이트 패터닝 이후 스페이서(724)를 형성하기 위해 플라즈마를 이용한 건식 식각 공정시 플라즈마 전하는 제3 전도체막 패턴(720a) 즉 컨트롤 게이트(720a)에 축적되어 제3 버팅 콘택(720')과 제2 버팅 콘택(716")을 통해 기판(700)으로 빠져 나가게 된다.
(제2 실시예의 또 다른 변형예)
도 10을 참조하면, 상술한 도 5a 내지 도 5d에서와 같이 소노스(SONOS) 메모리 소자의 제조방법과 관련된다. 구체적으로, 제1 더미 패턴 영역(A)에는 게이트 패터닝시 플라즈마 전하는 기판(800)으로 방출시키는 제1 더미 패턴(840)이 형성되고, 제2 더미 패턴 영역(C)에는 게이트 패터닝 이후에 플라즈마 전하를 기판(800)으로 방출시키는 제2 더미 패턴(850)이 형성된다. 제1 더미 패턴(840)에는 게이트 전극(817)을 기판(800)과 전기적으로 연결하는 제1 버팅 콘택(816')이 형성되고, 제2 더미 패턴(850)에는 게이트 전극(817)을 기판(800)과 전기적으로 연결하는 제2 버팅 콘택(816")이 형성된다. 셀 어레이 영역(B)에는 가령 오엔오막(809a)과 게이트 전극(817)과 스페이서(824)로 이루어진 워드 라인(830)이 형성된다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의 도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 제조 공정상 플로팅 게이트에 축적되는 플라즈마 데미지(plasma damage) 또는 전하 데미지(charged damage)에 따른 영향을 최소화하고자 플로팅 게이트와 기판을 전기적으로 연결하는 버팅 콘택을 셀 어레이(cell array) 인근에 배치한다. 이로써, 플로팅 게이트가 워드 라인 패터닝 공정에 의해 완전히 식각되기 전까지 식각 공정의 전하 축적(charge build-up)이 개선되어 터널 산화막의 손상을 최소화할 수 있게 된다. 더욱이, 플로팅 게이트와 컨트롤 게이트가 연결되는 버팅 콘택을 추가함으로써 워드 라인 형성후 발생하는 식각 공정에 따른 손상을 추가로 제어할 수 있게 된다. 이에 따라, 셀의 신뢰성이 향상되는 효과가 있다.

Claims (38)

  1. 삭제
  2. 기판을 제공하는 단계와;
    상기 기판 상에 절연막과 전도체막을 적층하는 단계와;
    상기 전도체막의 일부를 상기 기판에 직접 접촉시켜 상기 기판과의 전기적 연결 통로로 형성하는 단계와; 그리고
    상기 절연막과 전도체막을 게이트 패터닝하는 단계를 포함하고,
    상기 전도체막의 일부를 상기 기판과의 전기적 연결 통로로 형성하는 단계는:
    상기 전도체막의 일부가 상기 기판에 직접 접촉하는 버팅 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  3. 기판을 제공하는 단계와;
    상기 기판 상에 절연막과 전도체막을 적층하는 단계와;
    상기 전도체막의 일부를 상기 기판에 직접 접촉시켜 상기 기판과의 전기적 연결 통로로 형성하는 단계와; 그리고
    상기 절연막과 전도체막을 게이트 패터닝하는 단계를 포함하고,
    상기 절연막과 전도체막을 게이트 패터닝하는 단계는:
    상기 기판의 셀 어레이 영역에는 상기 절연막과 전도체막이 적층된 게이트 패턴을 형성하고, 상기 셀 어레이 영역의 인근에는 상기 전도체막의 일부가 상기 기판에 전기적으로 연결되는 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  4. 기판을 제공하는 단계와;
    상기 기판 상에 절연막과 전도체막을 적층하는 단계와;
    상기 전도체막의 일부를 상기 기판에 직접 접촉시켜 상기 기판과의 전기적 연결 통로로 형성하는 단계와; 그리고
    상기 절연막과 전도체막을 게이트 패터닝하는 단계를 포함하고,
    상기 절연막과 전도체막을 게이트 패터닝하는 단계는:
    상기 기판의 셀 어레이 영역에는 상기 절연막과 전도체막이 적층된 게이트 패턴이 형성되고, 상기 셀 어레이 영역의 인근에는 상기 절연막과 전도체막이 제거되어 상기 기판의 일부가 식각된 트렌치가 형성되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  5. 기판을 제공하는 단계와;
    상기 기판 상에 절연막과 전도체막을 적층하는 단계와;
    상기 전도체막의 일부를 상기 기판에 직접 접촉시켜 상기 기판과의 전기적 연결 통로로 형성하는 단계와; 그리고
    상기 절연막과 전도체막을 게이트 패터닝하는 단계를 포함하고,
    상기 기판 상에 절연막과 전도체막을 적층하는 단계는:
    상기 기판 상에 제1 절연막과 제1 전도체막을 순차로 형성하는 단계와;
    상기 제1 전도체막 상에 제2 전도체막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 전도체막의 일부를 상기 기판과의 전기적 연결 통로로 형성하는 단계는:
    상기 제1 절연막 상에 상기 제1 전도체막을 형성하기 이전에 상기 제1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와;
    상기 콘택홀이 매립되도록 상기 제1 절연막 상에 상기 제1 전도체막을 형성하여 제1 전도체막이 상기 기판에 전기적으로 연결되는 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  7. 제5항에 있어서,
    상기 기판 상에 절연막과 전도체막을 적층하는 단계는:
    상기 제2 전도체막 상에 제2 절연막과 제3 전도체막을 순차로 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  8. 제7항에 있어서,
    상기 전도체막의 일부를 상기 기판과의 전기적 연결 통로로 형성하는 단계는:
    상기 기판 상에 순차로 형성된 제1 절연막과 제1 전도체막을 선택적으로 제거하여 제1 콘택홀을 형성하는 단계와;
    상기 제1 콘택홀이 매립되도록 상기 제1 전도체막 상에 상기 제2 전도체막을 형성하여 상기 제2 전도체막이 상기 기판에 전기적으로 연결되는 제1 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  9. 제8항에 있어서,
    상기 전도체막의 일부를 상기 기판과의 전기적 연결 통로로 형성하는 단계는:
    상기 제2 전도체막 상에 상기 제2 절연막을 형성하는 단계와;
    상기 제2 절연막을 선택적으로 제거하여 상기 제2 전도체막을 노출시키는 제2 콘택홀을 형성하는 단계와;
    상기 제2 콘택홀이 매립되도록 상기 제2 절연막 상에 상기 제3 전도체막을 형성하여 상기 제3 전도체막이 제2 전도체막에 전기적으로 연결되는 제2 콘택을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  10. 제9항에 있어서,
    상기 절연막과 전도체막을 게이트 패터닝하는 단계는:
    상기 기판의 셀 어레이 영역에는 상기 절연막과 전도체막이 적층된 게이트 패턴을 형성하고,
    상기 셀 어레이 영역의 인근에는 제1 방향으로 연장되고 상기 제1 콘택을 갖는 제1 더미 패턴과, 상기 게이트 패턴과 연결되며 상기 제1 방향과는 직교하는 제2 방향으로 연장되고 상기 제1 및 제2 콘택을 갖는 제2 더미 패턴을 형성하는 단계와;
    상기 제2 더미 패턴을 상기 게이트 패턴으로부터 분리시키는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  11. 기판을 제공하는 단계와;
    상기 기판 상에 절연막과 전도체막을 적층하는 단계와;
    상기 전도체막의 일부를 상기 기판에 직접 접촉시켜 상기 기판과의 전기적 연결 통로로 형성하는 단계와; 그리고
    상기 절연막과 전도체막을 게이트 패터닝하는 단계를 포함하고,
    상기 기판을 제공하는 단계는:
    제1 도전형의 기판에 상기 제1 도전형과 반대형인 제2 도전형의 제1 웰과, 상기 제1 웰 내에 상기 제1 도전형의 제2 웰을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  12. 제11항에 있어서,
    상기 전도체막의 일부를 상기 기판과의 전기적 연결 통로로 형성하는 단계 이전에:
    상기 절연막과 전도체막을 선택적으로 제거하여 콘택홀을 형성하는 단계와;
    상기 콘택홀 하부의 기판에 형성된 제2 웰 내에 상기 제2 웰에 비해 고농도의 제1 도전형의 제3 웰을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  13. 셀 어레이 영역과 더미 패턴 영역을 포함하는 기판을 제공하는 기판 제공 단계와;
    상기 기판 상에 터널 산화막과 플로팅 게이트막을 형성하되, 상기 플로팅 게 이트막의 일부로 구성되며 상기 더미 패턴 영역에서 상기 기판과 전기적으로 연결되는 제1 버팅 콘택을 형성하는 제1 버팅 콘택 형성 단계와;
    상기 플로팅 게이트막 상에 블로킹 산화막과 컨트롤 게이트막을 형성하는 적층 단계와;
    상기 컨트롤 게이트막과 블로킹 산화막과 플로팅 게이트막과 터널 산화막을 패터닝하여, 상기 셀 어레이 영역에는 제1 방향으로 연장되는 워드 라인을 형성하고 상기 더미 패턴 영역에는 상기 제1 방향으로 연장되고 상기 제1 버팅 콘택을 갖는 제1 더미 패턴을 형성하는 게이트 패터닝 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  14. 제13항에 있어서,
    상기 제1 버팅 콘택 형성 단계는:
    상기 더미 패턴 영역의 기판을 일부 제거하여 콘택홀을 형성하는 단계와;
    상기 콘택홀을 상기 플로팅 게이트막으로 매립하여 상기 플로팅 게이트막이 상기 기판과 직접적으로 연결되도록 하는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  15. 제13항에 있어서,
    상기 제1 버팅 콘택 형성 단계는:
    상기 더미 패턴 영역의 터널 유전막 두께가 상기 셀 어레이 영역의 터널 유 전막 두께에 비해 얇도록 상기 더미 패턴 영역에 형성된 터널 산화막을 일부 제거하여 콘택홀을 형성하는 단계와;
    상기 콘택홀을 상기 플로팅 게이트막으로 매립하여 상기 플로팅 게이트막이 상기 기판과 직접적으로 연결되지 않도록 하는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  16. 제13항에 있어서,
    상기 게이트 패터닝 단계는:
    상기 기판 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 하는 식각 공정으로, 상기 셀 어레이 영역에는 상기 터널 산화막과 플로팅 게이트막과 블로킹 산화막과 컨트롤 게이트막이 적층된 상기 워드 라인을 형성하고, 상기 더미 패턴 영역에는 상기 터널 산화막과 플로팅 게이트막과 블로킹 산화막과 컨트롤 게이트막이 적층되고 상기 제1 버팅 콘택을 갖는 상기 제1 더미 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  17. 제13항에 있어서,
    상기 게이트 패터닝 단계는:
    상기 기판 상에 포토레지스트 패턴을 형성하되, 상기 더미 패턴 영역 상에는 상기 포토레지스트 패턴을 형성시키지 않는 단계와;
    상기 포토레지스트 패턴을 마스크로 하는 식각 공정으로, 상기 셀 어레이 영역에는 상기 터널 산화막과 플로팅 게이트막과 블로킹 산화막과 컨트롤 게이트막이 적층된 상기 워드 라인을 형성하고, 상기 더미 패턴 영역에 적층된 상기 터널 산화막과 플로팅 게이트막과 블로킹 산화막과 컨트롤 게이트막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  18. 제13항에 있어서,
    상기 제1 버팅 콘택 형성 단계 이전에:
    상기 더미 패턴 영역에 해당하는 기판에서 상기 제1 버팅 콘택과 전기적으로 접촉하는 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  19. 제18항에 있어서,
    상기 제1 버팅 콘택과 전기적으로 접촉하는 웰은 상기 기판에 비해 고농도의 웰인 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  20. 제13항에 있어서,
    상기 적층 단계는:
    상기 더미 패턴 영역에서 상기 컨트롤 게이트막을 상기 플로팅 게이트막에 전기적으로 연결시키는 제2 버팅 콘택을 형성하는 단계를 더 포함하는 것을 특징으 로 하는 불휘발성 메모리 소자의 제조방법.
  21. 제20항에 있어서,
    상기 게이트 패터닝 단계는:
    상기 더미 패턴 영역에서 상기 워드 라인과 연결되며, 상기 제1 방향과 직교하는 제2 방향으로 연장되고 상기 제1 및 제2 버팅 콘택을 갖는 제2 더미 패턴을 형성하는 단계와;
    상기 제2 더미 패턴을 상기 워드 라인으로부터 분리시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  22. 셀 어레이 영역과 더미 패턴 영역을 포함하는 기판을 제공하는 기판 제공 단계와;
    상기 기판 상에 전하 저장막과 게이트막을 형성하되, 상기 게이트막의 일부로 구성되며 상기 더미 패턴 영역에서 상기 기판과 전기적으로 연결되는 버팅 콘택을 형성하는 버팅 콘택 형성 단계와;
    상기 게이트막과 전하 저장막을 패터닝하여, 상기 셀 어레이 영역에는 제1 방향으로 연장되는 워드 라인을 형성하고 상기 더미 패턴 영역에는 상기 제1 방향으로 연장되고 상기 버팅 콘택을 갖는 더미 패턴을 형성하는 게이트 패터닝 단계;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  23. 제22항에 있어서,
    상기 버팅 콘택 형성 단계는:
    상기 기판 상에 전하 저장막과 제1 게이트막과 제2 게이트막을 형성하되, 상기 제1 게이트막의 일부로 구성되며 상기 더미 패턴 영역에서 상기 기판과 전기적으로 연결되는 상기 버팅 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  24. 제22항에 있어서,
    상기 버팅 콘택 형성 단계 이전에:
    상기 더미 패턴 영역에 해당하는 기판에서 상기 버팅 콘택과 전기적으로 접촉하는 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  25. 제24항에 있어서,
    상기 버팅 콘택과 전기적으로 접촉하는 웰은 상기 기판에 비해 고농도의 웰인 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  26. 셀 어레이 영역과 제1 더미 패턴 영역을 포함하는 기판과;
    상기 셀 어레이 영역에서 제1 방향으로 연장되고, 제1 절연막과 제1 전도체막을 갖는 워드라인과;
    상기 제1 더미 패턴 영역에서 상기 제1 방향으로 연장되고, 상기 제1 절연막과 상기 제1 전도체막과, 그리고 상기 제1 전도체막의 일부로 구성되어 상기 제1 전도체막과 상기 기판과의 전기적 연결통로를 형성하는 제1 버팅 콘택을 갖는 제1 더미 패턴;
    을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  27. 제26항에 있어서,
    상기 제1 버팅 콘택은 상기 기판과 직접 접촉하는 제1 콘택과, 상기 기판과 직접 접촉하지 아니하고 상기 제1 전도체막과 상기 기판과의 사이에서 터널링이 일어나도록 하는 제2 콘택 중 어느 하나인 것을 특징으로 하는 불휘발성 메모리 소자.
  28. 제27항에 있어서,
    상기 제1 더미 패턴 영역에 형성되어 상기 제2 콘택과 상기 기판 사이에 개재되는 상기 제1 절연막의 두께는 상기 셀 어레이 영역에 형성된 상기 제1 절연막의 두께에 비해 작은 것을 특징으로 하는 불휘발성 메모리 소자.
  29. 제26항에 있어서,
    상기 기판은 상기 제1 버팅 콘택과 전기적으로 연결되는 제1 웰을 포함하고, 상기 제1 웰은 상기 기판에 비해 불순물 농도가 높은 것을 특징으로 하는 불휘발성 메모리 소자.
  30. 제28항에 있어서,
    상기 기판은 제2 더미 패턴 영역을 더 포함하고;
    상기 제2 더미 패턴 영역에서 상기 제1 방향과 직교하는 제2 방향으로 연장되고, 상기 제1 절연막 및 상기 제1 전도체막과, 상기 제1 전도체막의 일부로 구성되어 상기 제1 전도체막과 상기 기판과의 전기적 연결통로를 형성하는 제2 버팅 콘택을 갖는 제2 더미 패턴을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  31. 제30항에 있어서,
    상기 제2 버팅 콘택은 상기 기판과 직접 접촉하는 제3 콘택과, 상기 기판과 직접 접촉하지 아니하고 상기 제1 전도체막과 상기 기판과의 사이에서 터널링이 일어나도록 하는 제4 콘택 중 어느 하나인 것을 특징으로 하는 불휘발성 메모리 소자.
  32. 제31항에 있어서,
    상기 제2 더미 패턴 영역에 형성되어 상기 제4 콘택과 상기 기판 사이에 개재되는 상기 제1 절연막의 두께는 상기 셀 어레이 영역에 형성된 상기 제1 절연막의 두께에 비해 작은 것을 특징으로 하는 불휘발성 메모리 소자.
  33. 제30항에 있어서,
    상기 기판은 상기 제2 버팅 콘택과 전기적으로 연결되는 제2 웰을 포함하고, 상기 제2 웰은 상기 기판에 비해 불순물 농도가 높은 것을 특징으로 하는 불휘발성 메모리 소자.
  34. 제30항에 있어서,
    상기 제1 절연막은 제1 유전막과 전하저장막과 제2 유전막이 적층된 것을 특징으로 하는 불휘발성 메모리 소자.
  35. 제32항에 있어서,
    상기 워드라인은 상기 제1 전도체막 상에 적층된 제2 절연막과 제2 전도체막을 더 포함하고;
    상기 제2 더미 패턴은 상기 제1 전도체막 상에 적층된 상기 제2 절연막 및 상기 제2 전도체막과, 상기 제2 전도체막의 일부로 구성되어 상기 제2 전도체막과 상기 제1 전도체막과의 전기적 연결통로를 형성하는 제3 버팅 콘택을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  36. 셀 어레이 영역과 제1 더미 패턴 영역을 포함하는 기판과;
    상기 셀 어레이 영역에서 제1 방향으로 연장되고 제1 절연막과 제1 전도체막을 갖는 워드라인과;
    상기 제1 더미 패턴 영역에서 상기 기판의 일부가 제거되어 상기 제1 방향으로 연장되는 트렌치;
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  37. 제36항에 있어서,
    상기 기판은 제2 더미 패턴 영역을 더 포함하고;
    상기 제2 더미 패턴 영역에서 상기 제1 방향과 직교하는 제2 방향으로 연장되고, 상기 제1 절연막과, 상기 제1 전도체막과, 상기 제1 전도체막의 일부로 구성되어 상기 제1 전도체막과 상기 기판과의 전기적 연결통로를 형성하는 제1 버팅 콘택을 갖는 더미 패턴을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  38. 제37항에 있어서,
    상기 워드라인은 상기 제1 전도체막 상에 적층된 제2 절연막과 제2 전도체막을 더 포함하고;
    상기 더미 패턴은 상기 제1 전도체막 상에 적층된 상기 제2 절연막과, 상기 제2 전도체막과, 상기 제2 전도체막의 일부로 구성되어 상기 제2 전도체막과 상기 제1 전도체막과의 전기적 연결통로를 형성하는 제2 버팅 콘택을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
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