KR20110023543A - 비휘발성 메모리 소자 - Google Patents

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김지홍
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Abstract

본 발명은 분리된 영역에 형성된 크기가 다른 두 개 이상의 캐패시터를 가지도록 구현하여 저 전압에서 구동이 가능한 비휘발성 메모리 소자에 관한 것이다. 본 발명에서 비휘발성 메모리 소자는 제1 도전형 반도체 기판; 상기 반도체 기판의 적어도 일부에 형성되고 상기 반도체 기판 내부를 제1 및 제2 영역으로 격리시키는 상기 제1 도전형과 다른 제2 도전형 분리층; 상기 제1 영역 및 제2 영역 상에 접촉하도록 형성된 절연층; 상기 절연층상에 형성되는 전하 저장층; 상기 제1 영역과 전기적으로 연결되는 콘트롤 게이트; 및 상기 제2 영역과 전기적으로 연결되는 데이터 라인을 포함한다.
분리층, 기저층, 측벽, 메모리 셀

Description

비휘발성 메모리 소자{Non-volatile memory device}
본 발명은 저 전압에서 동작할 수 있는 비휘발성 메모리 소자에 관한 것이다.
반도체 메모리 장치 중 비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 소멸되지 않고 보존되는 메모리 장치이다. 최근, 휴대용 멀티미디어 재생 장치, 디지털 카메라, PDA 등의 소형 휴대용 전자 제품들의 수요가 증대됨에 따라, 이에 적용되는 비휘발성 메모리 소자의 대용량화와 고집적화가 급속히 진행되고 있다. 이러한 비휘발성 메모리제품은 PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically EPROM)으로 분류가능하며, 대표적인 메모리 장치로는 플래시 메모리 장치가 있다.
플래시 메모리는 블록단위로 소거 동작과 재기록 동작이 수행되는 특징이 있으며, 고집적이 가능하고 데이터 보전성이 우수하기 때문에 시스템 내에서 메인 메모리로서 대체가 가능할 뿐만 아니라 통상의 DRAM 인터페이스에 적용이 가능하다. 또한 플래시 메모리는 고집적화와 대용량화가 가능하고 제조 원가가 저렴하므로 기존의 하드디스크와 같은 보조 저장장치를 대체할 수 있다.
일반적인 플래시 메모리를 구성하는 메모리 셀은 반도체 기판상에 형성된 7nm 정도 두께의 터널링 절연층, 전하 저장층, 13nm 정도 두께의 블로킹 절연층 및 컨트롤 게이트가 순차적으로 적층되어 있다. 플래시 메모리의 동작은 쓰기(writing) 동작은 핫전자 주입(hot electron injection) 또는 F-N 터널링에 의하여 수행되고, 소거(erasing) 동작은 F-N 터널링에 의하여 수행되는 것이 일반적이다.
이때 전자의 주입 및 소거는 컨트롤 게이트에 인가된 전압이 블로킹 절연층에 coupling 되어서 전하 저장층의 전압을 변화시키고, 이로 인해 얇은 터널링 절연층을 통해 터널링 전류를 발생시킴으로서 가능하게 된다. 상기와 같은 두께의 절연층을 사용할 경우 원활한 쓰기 및 소거 동작을 위해서는 컨트롤 게이트 또는 기판에 최고 20V 정도의 높은 전압이 인가된다. 이러한 고전압을 발생하고 인가하기 위해서는 이 전압에서 견딜 수 있는 더 두꺼운 절연막을 가지는 새로운 종류의 트랜지스터를 구비해야 하므로 공정의 복잡도와 비용이 증가하게 된다.
플래시 메모리의 셀 특성은 터널링 절연층의 두께, 전하 저장층과 반도체 기판의 접촉면적, 전하 저장층과 컨트롤 게이트의 접촉 면적, 또는 블로킹 절연층의 두께에 따라서 달라지게 된다. 플래시 메모리 셀의 주요한 특성은 프로그램(program) 속도, 소거(erase) 속도, 프로그램 셀의 분포, 및 소거 셀의 분포이다. 또한, 플래시 메모리 셀의 신뢰성과 관련한 특성으로는 프로그램/소거 반복특성(endurance)과 데이터 저장 특성(data retention) 등이 있다.
도 5에는 플래시 메모리의 터널링 절연층과 같은 7.0nm 두께를 가지는 절연 층을 통한 누설전류의 크기를 터널링 특성을 파악할 수 있는 축으로 변형하여 표시하였다. 약 7.8-9.4V 구간에서는 F-N 터널링 특성을 나타내는 것을 직선 관계로부터 알 수 있으며, 이 구간이 터널링을 유발할 때 필요한 전압 구간이다. 그리고 7nm 절연층에 약 7V 정도부터 누설전류가 흐르기 시작하므로 일부러 터널링 전류를 유발할 목적이 아니라면 이 두께의 절연층에 7V 이상의 전압이 인가되지 않도록 해야 한다.
본 발명이 해결하고자 하는 기술적인 과제는 분리된 영역에 형성된 크기가 다른 두 개 이상의 캐패시터를 가지도록 구현하여 저 전압에서 구동이 가능한 비휘발성 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 기술적인 과제를 해결하기 위한 제1 실시 예에 따른 비휘발성 메모리 소자는 제1 도전형 반도체 기판; 상기 반도체 기판의 적어도 일부에 형성되고 상기 반도체 기판 내부를 제1 및 제2 영역으로 격리시키는 상기 제1 도전형과 다른 제2 도전형 분리층; 상기 제1 영역 및 제2 영역 상에 접촉하도록 형성된 절연층; 상기 절연층상에 형성되는 전하 저장층; 상기 제1 영역과 전기적으로 연결되는 콘트롤 게이트; 및 상기 제2 영역과 전기적으로 연결되는 데이터 라인을 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 제2 도전형 분리층은 상기 반도체 기판 하부에 형성된 기저층; 및 상기 기저층과 함께 상기 반도체 기판을 제1 및 제2 영역으로 둘러싸는 측벽을 포함할 수 있다.
본 발명에 있어서, 상기 반도체 기판과 상기 전하 저장층 사이에 형성된 절연층은 상기 제2 영역 보다 상기 제1 영역 상에 더 넓게 형성될 수 있다.
본 발명이 이루고자 하는 기술적인 과제를 해결하기 위한 제1 실시 예에 따른 비휘발성 메모리 소자는 제1 도전형 반도체 기판; 상기 반도체 기판의 적어도 일부에 형성되고 상기 반도체 기판 내부를 제1 및 제2 영역으로 격리시키는 분리층; 상기 제1 영역 및 제2 영역 상에 접촉하도록 형성된 절연층; 상기 절연층상에 형성되는 전하 저장층; 상기 제1 영역과 전기적으로 연결되는 콘트롤 게이트; 및 상기 제2 영역과 전기적으로 연결되는 데이터 라인을 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 분리층은 상기 반도체 기판 하부에 형성된 기저층; 및 상기 기저층과 함께 상기 반도체 기판을 제1 및 제2 영역으로 둘러싸는 측벽을 포함할 수 있다.
본 발명에 있어서, 상기 기저층 또는 상기 측벽 중 적어도 어느 하나는 절연층일 수 있다.
본 발명에 있어서, 상기 기저층 및 상기 측벽은 절연층일 수 있다.
본 발명에 있어서, 상기 기저층 또는 상기 측벽 중 적어도 어느 하나는 상기 제1 도전형과 다른 제2 도전형일 수 있다.
본 발명에 있어서, 상기 기저층 및 상기 측벽은 상기 제1 도전형과 다른 제2 도전형일 수 있다.
본 발명에 있어서, 상기 반도체 기판과 상기 전하 저장층 사이에 형성된 절연층은 상기 제2 영역 보다 상기 제1 영역 상에 더 넓게 형성될 수 있다.
상술한 바와 같이 본 발명에 따르면, 분리된 영역에 형성된 크기가 다른 두 개 이상의 캐패시터를 가지도록 메모리 소자를 구현하여 저 전압에서 구동시킴으로써 매우 두꺼운 종류의 트랜지스터 없이 범용적인 반도체 공정으로 비휘발성 메모 리를 제작할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시 예에 한정되는 것은 아니다. 오히려 이들 실시 예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 본 발명에 따른 비휘발성 메모리 소자를 개략적으로 도시한 단면도 이고, 도 2는 도 1에 개시된 비휘발성 메모리 소자를 개략적으로 도시한 사시도 이다.
도 1 및 도 2에 도시된 비휘발성 메모리 소자(100)는 기판(110) 상에 웰(well)(120), 소자 분리막 (130), 절연층(140), 전하 저장층(150) 및 콘트롤 게이트(162a)가 형성된다.
기판(110)은 반도체 기판일 수 있으며, 예를 들어 예를 들어 실리콘, 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄, 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 또한 기판(110)은 p형 반도체 기판 또는 n형 반도체 기판일 수 있다.
기판(110)은 이온주입 공정으로 형성되는 웰(well) 영역(120) 및 STI(shallow trench insulator) 공정에 의해 형성되는 소자 분리막(130)을 포함한다.
웰(well) 영역(120)은 기판(110)이 가지는 도전형과 다른 도전형의 불순물을 주입하여 형성할 수 있다. 예를 들어, 기판(110)이 p형 반도체 기판인 경우, 웰 영역(120)은 n형 불순물을 주입하여 형성하는데, 상기 n형 불순물들은 전자를 주캐리어로 생성할 수 있는 모든 종류의 불순물을 포함할 수 있다. 예를 들어, 상기 n형 불순물들은 주기율표의 V족 원소들인 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무트(Bi)로 이루어진 군에서 선택된 하나 또는 그 이상을 포함할 수 있다. 반대로 기판(110)이 n형 반도체 기판인 경우, 웰 영역(120)은 p형 불순물을 주입하여 형성하는데, 상기 p형 불순물들은 정공(hole)을 주캐리어로 생성할 수 있는 모든 종류의 불순물을 포함할 수 있다. 예를 들어, 상기 p형 불순물들은 예를 들어, 상기 p-형 불순물들은 주기율표의 III족 원소들인 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl)으로 이루어진 군에서 선택된 하나 또는 그 이상을 포함할 수 있다.
이러한 웰(well) 영역(120)은 제1 웰 영역(121), 제2 웰 영역(122), 제3 웰 영역(123) 및 제4 웰 영역(124)를 포함한다. 제1 웰 영역(121)은 기판(110) 하부에 형성되며, 제2-4 웰 영역(122-124) 보다 더 하부에 형성되는 기저층일 수 있다. 제2-4 웰 영역(122-124)은 제1 웰 영역(121)과 함께 기판(110)을 제1 영역(111) 및 제2 영역(112)으로 둘러싸는 측벽일 수 있다.
제1 웰 영역(121) 또는 제2-4 웰 영역(122-124) 중 적어도 어느 하나는 절연층으로 대체될 수 있거나, 제1 웰 영역(121) 및 제2-4 웰 영역(122-124)은 모두 절연층으로 대체될 수 있다.
기판(100)은 제1-4 웰 영역(121-124)에 의해 제1 영역(111) 및 제2 영역(112)으로 격리된다. 기판(100)의 제1 영역(111)은 제1 웰 영역(121), 제2 웰 영역(122) 및 제3 웰 영역(123)에 의해 둘러싸여 형성되고, 기판(100)의 제2 영역(112)은 제1 웰 영역(121), 제3 웰 영역(123) 및 제4 웰 영역(124)에 의해 둘러싸여 형성된다.
기판(100)의 제1 영역(111)의 크기는 제2 영역(112) 보다 크게 형성될 수 있다. 예를 들어 제1 영역(111)의 크기는 제2 영역(112)의 크기 보다 10 배 더 클 수 있다. 제2 영역(112)보다 더 크게 형성된 제1 영역(111)에 전하 저장층(150) 전압이 더 크게 걸리기 때문에, 제1 영역(111) 및 제2 영역(112)의 절연효과를 더욱 상승시키고자 제3 웰 영역(123) 내부에 소자 분리막(130)을 더 형성할 수 있다.
기판(110)의 제1 영역(111) 및 제2 영역(112) 상에는 제1 영역(111) 및 제2 영역(112)과 접촉하도록 절연층(140)이 형성된다. 기판(100)과 전하 저장층(150) 사이에 형성된 절연층(140)은 제2 영역(112) 보다 제1 영역(111) 상에 더 넓게 형성될 수 있다. 이러한 절연층(140)은 건식 산화방식 또는 습식 산화방식으로 형성할 수 있다. 예를 들어, 습식 산화방식으로 형성하는 경우에는 700℃ 내지 800℃ 범위의 온도에서 습식 산화공정을 진행한 후 약 900℃의 온도에서 질소 분위기로 20분 내지 30분 정도 어닐링을 진행하여 절연층(140)을 형성한다. 또한, 절연 층(140)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
절연층(140) 상에 전하 저장층(150)이 형성된다. 전하 저장층(150)은 플로팅 게이트(floating gate) 또는 전하 트랩층(charge trap layer)일 수 있다. 전하 저장층(150)이 플로팅 게이트인 경우에는, 도핑된 폴리실리콘 또는 금속을 포함하는 도전체일 수 있다.
상기 절연층(140) 및 전하 저장층(150)과 이격된 기판(110)의 상부에는 7V의 높은 정전압인 Vpp, 콘트롤게이트(CG), 데이터 라인(DL)과 각각 연결되기 위한 고농도 불순물 영역인 Vpp 영역(161), 콘트롤 게이트 영역(162a) 및 데이터 라인 영역(162b)가 형성된다.
전하 저장층(150)에 전자를 주입할 때는 콘트롤 게이트(CG)에 +7V를 데이터 라인(DL)에 -3V를 인가하고, 전자를 제거할 때는 상기와 반대로 연결하면, 도 6에서 언급한 바와 같이 ±9V의 고전압이 인가되어 터널링 전류를 유발할 수 있다. 그러나, 본 발명에서는 +7V와 -3V를 따로 구동하는 레벨 시프터 회로를 이용하여 7nm 보다 두꺼운 절연층(140)을 필요로 하지 않게 되어 범용 CMOS 공정으로 비휘발성 메모리 소자(100)를 구동할 수 있게 된다.
도 3은 도 1에 개시된 비휘발성 메모리 소자의 등가 회로도로서, 비휘발성 메모리 셀로써의 제1 셀 캐패시터(CC1) 및 제2 셀 캐패시터(CC2)를 포함한다.
제1 셀 캐패시터(CC1)는 도 1에서 제1 영역(111)에 형성된 캐패시터를 가지는 메모리 셀을, 제2 셀 캐패시터(CC2)는 도 1에서 제2 영역(112)에 형성된 캐패시터를 가지는 메모리 셀을 나타낸다.
도 3의 동작을 보면, 제1 셀 캐패시터(CC1)가 제2 셀 캐패시터(CC2) 보다 예를 들어 10배 또는 그 이상으로 크게 제작되기 때문에 FG(floating gate, 도 1의 전하 저장층(150))의 전압 대부분은 CG(control gate, 도 1의 콘트롤 게이트(162a)) 노드의 전압을 따라간다.
예를 들어, CG 노드에 7V가 인가되고, DL(data line, e도 1의 데이터 라인(162b)) 노드에 -3V가 인가되면, FG는 6V 정도의 전압이 걸리게된다.
전하저장층에 전자를 주입하는 동작을 설명하면, CG 노드에 7V를 인가하고, DL 노드에 -3V를 인가하면 제2 셀 캐패시터(CC2) 양단에 9V 이상이 인가되어 FG로 많은 전자가 절연층(도 1의 140)을 통해 터널링(tunneling)해 들어온다(양의 전하가 빠져나가는 것과 같은 의미). 터널링이 진행되면서 전하저장층의 전압이 낮아져서 더 이상 제2 셀 캐패시터로 터널링이 어렵게 되어 전하저장층의 전압이 4V 정도로 낮아진다. 이후 CG DL에 전압을 제거하면 FG 는 -2V 의 전압이 남게 된다.
반대로 소거(erase) 동작을 설명하면, CG 노드에 -3V를 인가하고, DL 노드에 7V를 인가하고, EG 노드에 7V를 인가하면 제2 셀 캐패시터(CC2) 양단에 반대 방향으로 9V 정도가 인가되어 FG에서 전자가 빠져나간다(양의 전하가 축적되는 것과 같은 의미). 전하저장층의 전압은 전자가 빠져나가면서 0V 정도까지 높아지다가, CG 및 DL에 인가했던 전압을 제거하면 +2V 정도 까지 상승하게 된다. 메모리 셀의 정보는 FG의 전압이 높고 낮음으로 판단하게 된다.
도 4는 도 3에서 CG 노드 및 DL 노드에 입력되는 전압을 분산할 수 있는 레벨 시프터(level shifter) 회로이다. 도 4에 도시된 레벨 시프터는 제1 인버터(INV1), 제2 인버터(INV2), 제5-제8 트랜지스터(M5-M8)을 포함한다. 여기서 제5 및 제6 트랜지스터(M5, M6)은 P 타입이고, 제7 및 제8 트랜지스터(M7, M8)는 N 타입이다.
그 동작을 살펴 보면, 입력(IN)으로 High(1.8V)가 입력되면 제1 인버터(INV1) 및 제2 인버터(INV2)는 Low 상태가 되고, 제5 트랜지스터(M5), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 턴 온 되며, 제8 트랜지스터(M8)는 턴 오프되어 7V의 전압이 출력(OUT)된다. 입력(IN)으로 Low(0V)가 입력되면 제1 인버터(INV1) 및 제2 인버터(INV2)는 High 상태가 되고, 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)는 턴 온 되며, 제5 트랜지스터(M5)는 턴 오프 되어 -3V의 전압이 출력(OUT)된다.
이와 같이 레벨 시프터는 VDD로 제공되는 1.8V를 이용하여 0-7V 및 -3-0V 사이를 구동하는 레벨 시프트된 신호를 발생하고, 이를 다시 직렬로 제5-제8 트랜지스터(M5-M8)에 연결하면, 어느 트랜지스터에도 7V 이상의 전압이 인가되지 않는다. 그러면서 출력값이 -3-7V 사이를 스위칭하는 레벨 시프터가 된다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본 질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 본 발명에 따른 비휘발성 메모리 소자를 개략적으로 도시한 단면도 이다.
도 2는 도 1에 개시된 비휘발성 메모리 소자를 개략적으로 도시한 사시도 이다.
도 3은 도 1에 개시된 비휘발성 메모리 소자의 등가 회로도 이다.
도 4는 도 3의 구동회로로 입력되는 전압을 분산할 수 있는 레벨 시프터 회로이다.
도 5는 종래의 비휘발성 메모리의 콘트롤 게이트에 인가한 전압과 전류의 관계를 나타내는 그래프이다.

Claims (10)

  1. 제1 도전형 반도체 기판;
    상기 반도체 기판의 적어도 일부에 형성되고 상기 반도체 기판 내부를 제1 및 제2 영역으로 격리시키는 상기 제1 도전형과 다른 제2 도전형 분리층;
    상기 제1 영역 및 제2 영역 상에 접촉하도록 형성된 절연층;
    상기 절연층상에 형성되는 전하 저장층;
    상기 제1 영역과 전기적으로 연결되는 콘트롤 게이트; 및
    상기 제2 영역과 전기적으로 연결되는 데이터 라인을 포함하는 비휘발성 메모리 소자.
  2. 제 1항에 있어서, 상기 제2 도전형 분리층은
    상기 반도체 기판 하부에 형성된 기저층; 및
    상기 기저층과 함께 상기 반도체 기판을 제1 및 제2 영역으로 둘러싸는 측벽을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1항에 있어서, 상기 반도체 기판과 상기 전하 저장층 사이에 형성된 절연층은 상기 제2 영역 보다 상기 제1 영역 상에 더 넓게 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1 도전형 반도체 기판;
    상기 반도체 기판의 적어도 일부에 형성되고 상기 반도체 기판 내부를 제1 및 제2 영역으로 격리시키는 분리층;
    상기 제1 영역 및 제2 영역 상에 접촉하도록 형성된 절연층;
    상기 절연층상에 형성되는 전하 저장층;
    상기 제1 영역과 전기적으로 연결되는 콘트롤 게이트; 및
    상기 제2 영역과 전기적으로 연결되는 데이터 라인을 포함하는 비휘발성 메모리 소자.
  5. 제 4항에 있어서, 상기 분리층은
    상기 반도체 기판 하부에 형성된 기저층; 및
    상기 기저층과 함께 상기 반도체 기판을 제1 및 제2 영역으로 둘러싸는 측벽을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 5항에 있어서, 상기 기저층 또는 상기 측벽 중 적어도 어느 하나는 절연층인 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 5항에 있어서, 상기 기저층 및 상기 측벽은 절연층인 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 5항에 있어서, 상기 기저층 또는 상기 측벽 중 적어도 어느 하나는 상기 제1 도전형과 다른 제2 도전형인 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 5항에 있어서, 상기 기저층 및 상기 측벽은 상기 제1 도전형과 다른 제2 도전형인 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 4항에 있어서, 상기 반도체 기판과 상기 전하 저장층 사이에 형성된 절연층은 상기 제2 영역 보다 상기 제1 영역 상에 더 넓게 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
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