CN102005457A - 非易失性存储装置 - Google Patents
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Abstract
本发明公开了一种非易失性存储装置，包括形成在分离的区域中具有不同尺寸并以低电压进行操作的两个或更多个电容器，所述非易失性存储装置包括：导电半导体基底，由第一导电材料形成；导电分离层，设置在导电半导体基底的至少一部分上并由与第一导电材料不同的第二导电材料形成，将导电半导体基底的内部分成第一区域和第二区域；绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；电荷存储层，设置在绝缘层上；控制栅极，电连接到第一区域；数据线，电连接到第二区域。
Description
本申请要求于2009年8月31日提交到韩国知识产权局的第10-2009-0081500号韩国专利申请的权益，该申请公开的内容通过引用被包含于此。
技术领域
本示例性实施例的各方面涉及一种能够以低电压进行操作的非易失性存储装置。
背景技术
当向非易失性半导体存储装置的供电停止时，存储器数据仍被保持在非易失性存储装置中。诸如便携式多媒体再现装置、数字相机、个人数字助理(PDA)等小尺寸便携式电子产品的需求日益增加，因而，海量存储、高集成度的非易失性半导体存储装置正得到快速发展。这种非易失性半导体存储装置分为可编程只读存储器(PROM)、可擦除PROM(EPROM)以及电EPROM(EEPROM)。此外，闪速存储装置是示例性的存储装置。
闪速存储装置以块为单位执行擦除操作和重写操作，能够实现高集成度并且能够保持数据。因而，闪速存储装置不仅代替为系统中的主存储装置，而且应用于一般的动态随机存储器(DRAM)接口。除此之外，闪速存储装置能够实现高集成度以及海量存储，并且能够减少制造成本，因而，可代替为辅助存储装置，例如硬盘驱动器。
厚度约7nm的隧穿绝缘层、电荷存储层、厚度约13nm的阻挡绝缘层以及控制栅极顺序堆叠在包括在形成于半导体基底上的闪速存储装置中的存储单元中。闪速存储装置通过热电子注入或Fowler-Nordheim(F-N)隧穿执行写入操作，并通过F-N隧穿执行擦除操作。
在这点上，通过将施加于控制栅极的电压结合到阻挡绝缘层，改变电荷存储层的电压并产生穿过薄的隧穿绝缘层的隧穿电流，注入并擦除电子。当闪速存储装置使用厚度约7nm的隧穿氧化物和厚度约13nm结合氧化物的绝缘层时，为了执行写入和擦除操作，向控制栅极或半导体基底施加约20V的高电压。闪速存储装置必须包括一种新型的晶体管，该新型的晶体管具有能够耐受高电压的厚绝缘层，这增加了制造复杂度和成本。
闪速存储单元的特性根据隧穿绝缘层的厚度(在30nm技术节点中为35nm)、电荷存储层及半导体基底的面积、电荷存储层和控制栅极的面积和/或阻挡绝缘层的厚度而改变。闪速存储单元的核心特性包括编程速度、擦除速度、编程单元的分布和/或擦除单元的分布。除此之外，闪速存储单元的可靠性特性包括编程和擦除的耐久性以及数据保持性。
图5是示出施加于现有技术的非易失性存储装置控制栅极的电压关于电流的曲线图。参照图5，流过具有与厚度为7nm的隧穿绝缘层的厚度相同的厚度的绝缘层的漏电流量变成了指示隧穿特性的轴。在约7.8V和约9.4V之间的区域中的直线指示F-N隧穿特性，该区域是用于引起隧穿的电压区域。漏电流在具有7nm的厚度的绝缘层中流动，因而为了避免隧穿电流，不向绝缘层施加高于7V的电压。
发明内容
示例性实施例提供一种非易失性存储装置，包括形成在分离的区域中具有不同尺寸并以低电压进行操作的两个或更多个电容器。
根据示例性实施例的一方面，提供了一种非易失性存储装置，包括：导电半导体基底，由第一导电材料形成；第二导电分离层，设置在导电半导体基底的至少一部分上并由与第一导电材料不同的第二导电材料形成，将导电半导体基底的内部分成第一区域和第二区域；绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；电荷存储层，设置在绝缘层上；控制栅极，电连接到第一区域；数据线，电连接到第二区域。
第二导电分离层可包括：基层，设置在导电半导体基底的下部上；侧壁，围绕导电半导体基底的第一区域和第二区域，其中，基层围绕导电半导体基底的第一区域和第二区域。
与第二区域相比，在导电半导体基底和电荷存储层之间设置的绝缘层的更大的一部分可被设置在第一区域上。
根据另一示例性实施例的一方面，提供了一种非易失性存储装置，包括：导电半导体基底；分离层，设置在导电半导体基底的至少一部分上，并将导电半导体基底的内部分成第一区域和第二区域；绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；电荷存储层，设置在绝缘层上；控制栅极，电连接到第一区域；数据线，电连接到第二区域。
分离层可包括：基层，设置在导电半导体基底的下部上；侧壁，围绕导电半导体基底的第一区域和第二区域，其中，基层围绕导电半导体基底的第一区域和第二区域。
基层和/或侧壁可由绝缘材料形成。
基层和侧壁可由绝缘材料形成。
基层和/或侧壁可由与形成导电半导体基底的第一导电材料不同的第二导电材料形成。
与第二区域相比，在导电半导体基底和电荷存储层之间设置的绝缘层的更大的一部分可被设置在第一区域上。
根据另一示例性实施例的一方面，提供了一种非易失性存储装置，包括：导电半导体基底，由第一导电材料形成；基层，设置在导电半导体基底的下部上；分离层，包括围绕导电半导体基底的第一区域和第二区域的侧壁，其中，基层围绕导电半导体基底的第一区域和第二区域；绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；电荷存储层，设置在绝缘层上；控制栅极，电连接到第一区域；数据线，电连接到第二区域，其中，基层和侧壁由与第一导电材料不同的第二导电材料形成。
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附图说明
通过参照附图对示例性实施例进行详细描述，上述方面和其他方面将会变得更加明显，附图中：
图1是示出根据示例性实施例的非易失性存储装置的示意性剖视图；
图2是示出根据示例性实施例的图1的非易失性存储装置的示意性透视图；
图3是根据示例性实施例的图1的非易失性存储装置的等效电路图；
图4是根据示例性实施例的能够对施加于控制栅极节点和数据线节点的电压进行分配的电平移位器的电路图；
图5是示出施加于现有技术的非易失性存储装置的控制栅极的电压关于电流的曲线图。
具体实施方式
现在将参照附图更加充分地描述示例性实施例。然而，本发明构思可以以许多不同的形式具体实施，且不应被解释为仅限于在此阐述的示例性实施例；相反，提供这些示例性实施例使得本公开将是全面和完整的，并将向本领域普通技术人员充分传达本发明构思。图中，为了清楚，夸大了层和区域的厚度。贯穿附图，相同的标号指示相同的元件。
图1是示出根据示例性实施例的非易失性存储装置100的示意性剖视图。图2是示出根据示例性实施例的非易失性存储装置100的示意性透视图。
参照图1和图2，非易失性存储装置100包括：基底110、阱区120、器件分离层130、绝缘层140、电荷存储层150、及控制栅极162a。
基底110可以是半导体基底并可包括例如硅、绝缘体上硅、蓝宝石上硅、锗、硅-锗或砷化镓。基底110可以是p型半导体基底或n型半导体基底。基底110包括：阱区120，通过执行离子注入工艺而形成；器件分离层130，通过执行浅槽隔离(STI)工艺而形成。
阱区120可通过注入具有与基底110的杂质的导电类型相反的导电类型的杂质形成。例如，如果基底110为p型半导体基底，则阱区120可通过注入n型杂质形成。n型杂质可包括能够产生电子作为主要载流子的所有类型的杂质。例如，n型杂质可包括包括在元素周期表V族中的氮(N)、磷(P)、砷(As)、锑(Sb)和/或铋(Bi)。相反，如果基底110为n型半导体基底，则阱区120可通过注入p型杂质形成。p型杂质可包括能够产生空穴作为主要载流子的所有类型的杂质。例如，p型杂质可包括包括在元素周期表III族中的硼(B)、铝(Al)、镓(Ga)、铟(In)和/或铊(Tl)。
阱区120包括第一阱区121、第二阱区122、第三阱区123和第四阱区124。第一阱区121可形成在基底110的下部中，并可为低于第二阱区122至第四阱区124的基层。第二阱区122至第四阱区124可作为围绕基底110的第一区域111和第二区域112的侧壁，第一阱区121也围绕基底110的第一区域111和第二区域112。
第一阱区121以及从包括第二阱区122至第四阱区124的组中选择的至少一个阱区可由绝缘层代替。或者，第一阱区121至第四阱区124可由绝缘层代替。
基底100被第一阱区121至第四阱区124分成第一区域111和第二区域112。基底100的第一区域111由第一阱区121至第三阱区123形成。基底100的第二区域112由第一阱区121、第三阱区123和第四阱区124形成。
基底100的第一区域111可比第二区域112大。例如，第一区域111可为第二区域112的10倍大。与施加子第二区域112的电压相比，施加于比第二区域112大的第一区域111的电荷存储层150的电压更高，因而，第三阱区123可包括器件分离层130以增加第一区域111和第二区域112的绝缘效果。
绝缘层140可形成在基底100的第一区域111和第二区域112上以接触第一区域111和第二区域112。与第二区域112相比，在基底100和电荷存储层150之间设置的绝缘层140更大的一部分可形成在第一区域111上。绝缘层140可通过使用干式氧化法或湿式氧化法形成。例如，根据湿式氧化法，通过在700℃和800℃之间的温度执行湿式氧化工艺并在温度约900℃的氮气氛中执行20分钟到30分钟的退火操作，来形成绝缘层140。绝缘层140可以是单层或多层，包括二氧化硅SiO2、氮化硅Si3N4、氮氧化硅SiON、氧化铪HfO2、铪硅氧化物HfSixOy、氧化铝A12O3和/或氧化锆ZrO2。
电荷存储层150形成在绝缘层140上。电荷存储层150可以是浮置栅极(FG)或者电荷捕获层。如果电荷存储层150是FG，则电荷存储层150可以是包括掺杂的多晶硅或金属的导体。
作为高密度杂质区的Vpp区161、控制栅极(CG)区162a及数据线(DL)区162b形成在基底110的与绝缘层140和电荷存储层150隔开的区域上，以使Vpp区161连接至7V的高静态电压Vpp，CG区162a连接至7V的高静态电压CG，DL区162b连接至7V的高静态电压DL。
当电子注入到电荷存储层150时，将+7V的电压施加于CG，将-3V的电压施加于DL。当电子从电荷存储层150去除时，将+7V的电压施加于DL，将-3V的电压施加于CG。因此，将±9V的高电压施加于电荷存储层150，该电压的绝对值大于7.0V，这产生隧穿电流，如参照图5所描述的。不过，因为非易失性存储装置100不需要厚度大于7.0nm的绝缘层140，所以根据本发明构思的各方面的非易失性存储装置100按照一般的互补金属氧化物半导体(CMOS)的过程通过使用分别驱动+7V和-3V电压的电平移位器电路进行操作。
图3是根据示例性实施例的非易失性存储装置100的等效电路图。参照图3，非易失性存储装置100包括作为非易失性存储单元的第一单元电容器CC1和第二单元电容器CC2。
第一单元电容器CC1是包括形成在第一区域111中的电容器的存储单元。第二单元电容器CC2是包括形成在第二区域112中的电容器的存储单元。
因为第一单元电容器CC1比第二单元电容器CC2大(例如，10倍大或更多倍大)，FG(即图1的电荷存储层150)的电压跟随控制栅极(CG)节点162a的电压。例如，如果将+7V的电压施加于CG节点162a，将-3V的电压施加于数据线(DL)节点162b，则施加于FG的电压为大约6V。
关于将电子注入到电荷存储层150的操作，如果将+7V的电压施加于CG节点并且将-3V的电压施加于DL节点，则将高于9V的电压施加于第二单元电容器CC2两端，以使许多电子穿过绝缘层140隧穿到FG中(即正电荷被释放)。电荷存储层150的电压根据电子的隧穿而降低，这致使电子难以隧穿到第二单元电容器CC2中，从而电荷存储层150的电压降至约4V。此后，如果去除施加于CG节点和DL节点1的电压，则在FG中剩余-2V的电压。
关于擦除操作，如果将-3V的电压施加于CG节点，将7V的电压施加于DL节点，将7V的电压施加于FG节点，则将大约9V的电压沿相反方向施加于第二单元电容器CC2的两端，因此电子从FG释放(即正电荷被积聚)。因此，电荷存储层150的电压增至0V。如果去除施加于CG节点和DL节点的电压，则电荷存储层150的电压增至2V。根据FG的电压是高还是低来确定关于存储单元的信息。
图4是根据示例性实施例的能够对施加于图3的CG节点和DL节点的电压进行分配的电平移位器的电路图。参照图4，电平移位器包括第一逆变器INV1、第二逆变器INV2以及第五晶体管M5至第八晶体管M8。第五晶体管M5和第六晶体管M6是P型晶体管。第七晶体管M7和第八晶体管M8是N型晶体管。
如果从IN端输入高电压(1.8V)至电平移位器，则第一逆变器INV1和第二逆变器INV2处于低状态，第五晶体管M5至第七晶体管M7导通，第八晶体管M8截止，以使电平移位器的OUT端输出7V的电压。这里，VSS为存储装置的地电压。如果从IN端输入低电压(0V)至电平移位器，则第一逆变器INV1和第二逆变器INV2处于高状态，第六晶体管M6至第八晶体管M8导通，第五晶体管M5截止，以使电平移位器的OUT端输出-3V电压。
电平移位器使用由存储装置的电源电压VDD提供的1.8V的电压来产生电平移位信号，该电平移位信号驱动0V和7V以及-3V和0V之间的电压。如果电平移位信号串联连接到第五晶体管M5至第八晶体管M8，则不将高于7V的电压施加到第五晶体管M5至第八晶体管M8。因此，电平移位器使输出值在-3V和7V之间移位。
尽管已经具体地示出并描述了示例性实施例，但本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节方面的各种改变。示例性实施例应当被理解为仅仅起到描述性的且不是为了限制的目的。因此，权利要求的范围不由示例性实施例的具体描述来限定而是由权利要求来限定的。
Claims (21)
1.一种非易失性存储装置，包括：
导电半导体基底，由第一导电材料形成；
导电分离层，由与第一导电材料不同的第二导电材料形成并设置在导电半导体基底的至少一部分上，导电分离层将导电半导体基底的内部分成第一区域和第二区域；
绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；
电荷存储层，设置在绝缘层上；
控制栅极，电连接到第一区域；
数据线，电连接到第二区域。
2.如权利要求1所述的非易失性存储装置，其中，导电分离层包括：
基层，设置在导电半导体基底的下部上并围绕导电半导体基底的第一区域和第二区域；
侧壁，围绕导电半导体基底的第一区域和第二区域。
3.如权利要求1所述的非易失性存储装置，其中，与第二区域相比，在导电半导体基底和电荷存储层之间设置的绝缘层的更大的一部分被设置在第一区域上。
4.如权利要求1所述的非易失性存储装置，其中，第一区域的面积比第二区域的面积大。
5.如权利要求4所述的非易失性存储装置，非易失性存储装置还包括：
第一单元电容器，为在第一区域中的非易失性存储单元；
第二单元电容器，为在第二区域中的非易失性存储单元，
其中，第一单元电容器比第二单元电容器大。
6.如权利要求1所述的非易失性存储装置，其中，绝缘层具有小于或等于7.0nm的厚度，将高于7.0V的电压施加于电荷存储层以产生隧穿电流。
7.如权利要求6所述的非易失性存储装置，其中，将±9V的电压施加于电荷存储层。
8.如权利要求6所述的非易失性存储装置，其中，当电子注入到电荷存储层或从电荷存储层去除电子时，控制栅极和数据线单独地施加有对应的电压。
9.如权利要求1所述的非易失性存储装置，其中，第一导电材料的导电类型与第二导电材料的导电类型相反。
10.如权利要求9所述的非易失性存储装置，其中，第一导电材料由n型杂质形成且第二导电材料由p型杂质形成，或者第二导电材料由n型杂质形成且第一导电材料由p型杂质形成。
11.一种非易失性存储装置，包括：
导电半导体基底；
分离层，设置在导电半导体基底的至少一部分上，并将导电半导体基底的内部分成第一区域和第二区域；
绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；
电荷存储层，设置在绝缘层上；
控制栅极，电连接到第一区域；
数据线，电连接到第二区域。
12.如权利要求11所述的非易失性存储装置，其中，分离层包括：
基层，设置在导电半导体基底的下部上并围绕导电半导体基底的第一区域和第二区域；
侧壁，围绕导电半导体基底的第一区域和第二区域。
13.如权利要求12所述的非易失性存储装置，其中，基层和侧壁中的至少一个由绝缘材料形成。
14.如权利要求12所述的非易失性存储装置，其中，基层和侧壁均由绝缘材料形成。
15.如权利要求12所述的非易失性存储装置，其中：
导电半导体基底由第一导电材料形成；
基层和侧壁中的至少一个由与第一导电材料不同的第二导电材料形成。
16.如权利要求11所述的非易失性存储装置，其中，与第二区域相比，在导电半导体基底和电荷存储层之间设置的绝缘层的更大的一部分被设置在第一区域上。
17.一种非易失性存储装置，包括：
导电半导体基底，由第一导电材料形成；
基层，设置在导电半导体基底的下部上；
分离层，包括侧壁，分离层将导电半导体基底的内部分成第一区域和第二区域并围绕第一区域和第二区域；
绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；
电荷存储层，设置在绝缘层上；
控制栅极，电连接到第一区域；
数据线，电连接到第二区域，
其中，基层围绕导电半导体基底的第一区域和第二区域，基层和侧壁由与第一导电材料不同的第二导电材料形成。
18.一种非易失性存储装置，包括：
导电半导体基底，由第一导电材料形成；
基层，设置在导电半导体基底的下部上；
分离层，包括侧壁，分离层将导电半导体基底的内部分成第一区域和第二区域并围绕第一区域和第二区域；
绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；
电荷存储层，设置在绝缘层上；
控制栅极，电连接到第一区域；
数据线，电连接到第二区域，
其中，基层围绕导电半导体基底的第一区域和第二区域，基层由与第一导电材料不同的第二导电材料形成，侧壁由绝缘材料形成。
19.一种非易失性存储装置，包括：
导电半导体基底，由第一导电材料形成；
基层，设置在导电半导体基底的下部上；
分离层，包括侧壁，分离层将导电半导体基底的内部分成第一区域和第二区域并围绕第一区域和第二区域；
绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；
电荷存储层，设置在绝缘层上；
控制栅极，电连接到第一区域；
数据线，电连接到第二区域，
其中，基层围绕导电半导体基底的第一区域和第二区域，基层由绝缘材料形成，侧壁由与第一导电材料不同的第二导电材料形成。
20.一种非易失性存储装置，包括：
导电半导体基底；
基层，设置在导电半导体基底的下部上；
分离层，包括侧壁，分离层将导电半导体基底的内部分成第一区域和第二区域并围绕第一区域和第二区域；
绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；
电荷存储层，设置在绝缘层上；
控制栅极，电连接到第一区域；
数据线，电连接到第二区域，
其中，基层围绕导电半导体基底的第一区域和第二区域，基层和侧壁均由绝缘材料形成。
21.一种非易失性存储装置，包括：
导电半导体基底；
分离层，将导电半导体基底的内部分成第一区域和第二区域；
绝缘层，设置在第一区域和第二区域上以接触第一区域和第二区域；
电荷存储层，设置在绝缘层上；
控制栅极，电连接到第一区域；
数据线，电连接到第二区域；
第一单元电容器，为在第一区域中的非易失性存储单元；
第二单元电容器，为在第二区域中的非易失性存储单元，
其中，第一单元电容器比第二单元电容器大。
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