KR20220153345A - 수직형 비휘발성 메모리 소자 - Google Patents

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강항규
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Abstract

본 발명의 기술적 사상은 CC 및 THV의 디펙을 방지하여 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 제공한다. 그 메모리 소자는 다수의 셀들이 배치된 셀 영역(cell area); 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 갖는 확장 영역(extension area); 상기 셀 영역 내에 배치되고, 기판 상의 공통 소스 라인에 연결된 플레이트 공통 소스 콘택(Plate Common Source Contact: PCC)을 포함한 PCC 영역; 및 상기 기판의 하부에 배치된 배선층에 연결된 다수의 관통 비아(Through-Hole Via: THV)를 구비한 THV 영역;을 포함하고, 상기 PCC 영역과 상기 THV 영역에는 상기 PCC 및 THV의 상면을 덮는 블록킹 실리콘나이트라이드(SiN)층이 배치된다.

Description

수직형 비휘발성 메모리 소자{Vertical type non-volatile memory device}
본 발명의 기술적 사상은 비휘발성 메모리 소자에 관한 것으로서, 특히, 집적도 증가를 위한 수직 채널 구조를 갖는 비휘발성 메모리 소자에 관한 것이다.
최근 들어 비휘발성 메모리 소자를 사용하는 장치들이 증가하고 있다. 예를 들면 MP3 플레이어, 디지털 카메라, 휴대 전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등은 저장 장치로 비휘발성 메모리를 사용하고 있다. 비휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지기 때문에, 하드디스크를 대신하여 저장장치로 널리 사용되고 있다. 최근 저장 용량 증가의 추세에 따라, 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자, 즉, 3차원의 수직형 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상은, PCC 및 THV의 디펙을 방지하여 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 다수의 셀들이 배치된 셀 영역(cell area); 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 갖는 확장 영역(extension area); 상기 셀 영역 내에 배치되고, 기판 상의 공통 소스 라인에 연결된 플레이트 공통 소스 콘택(Plate Common Source Contact: PCC)을 포함한 PCC 영역; 및 상기 기판의 하부에 배치된 배선층에 연결된 다수의 관통 비아(Through-Hole Via: THV)를 구비한 THV 영역;을 포함하고, 상기 PCC 영역과 상기 THV 영역에는 상기 PCC 및 THV의 상면을 덮는 블록킹 실리콘나이트라이드(SiN)층이 배치된, 수직형 비휘발성 메모리 소자를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판; 상기 기판 상에 다수의 셀들이 배치된 셀 영역; 상기 기판 상에 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 갖는 확장 영역; 상기 기판의 하부에 배치된 주변회로 영역; 상기 셀 영역 내에 배치되고, 상기 기판 상의 공통 소스 라인에 연결된 PCC를 포함한 PCC 영역; 및 상기 주변회로 영역의 배선층에 연결된 다수의 THV를 구비한 THV 영역;을 포함하고, 상기 PCC 영역과 상기 THV 영역에는 상기 PCC 및 THV의 상면을 덮는 블록킹 SiN층이 배치된, 수직형 비휘발성 메모리 소자를 제공한다.
본 발명의 기술적 사상에 의한 수직형 비휘발성 메모리 소자는, 플레이트 공통 소스 콘택(PCC) 영역과 관통 비아(THV) 영역의 상면을 덮는 블록킹 SiN층을 포함함으로써, 확장-THV 통합 스킴에서의 PCC 영역의 PCC와 THV 영역의 THV의 텅스텐(W)이 유실되어 콘택 불량이 발생하는 문제를 해결할 수 있다. 결과적으로, 본 발명의 기술적 사상에 의한 수직형 비휘발성 메모리 소자는, PCC, 및 THV의 디펙을 방지하여 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자에 대한 단면도이다
도 3a 및 도 3b는 도 2의 수직형 비휘발성 메모리 소자에서 PCC 영역과 THV 영역을 보여주는 평면도들이다.
도 4a 내지 도 4d는 도 2의 수직형 비휘발성 메모리 소자를 제조하는 과정을 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 1을 참조하면, 본 실시예에 따른 수직형 비휘발성 메모리 소자(10)는, 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0 ~ BLm), 및 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL0 ~ BLm)은 2차원적으로 배열되고, 비트 라인들(BL0 ~ BLm) 각각에 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터들(SST1, SST2), 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)를 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 구체적으로, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬 연결되고, 제2 스트링 선택 트랜지스터(SST2)는 해당 비트 라인에 연결되며, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 또한, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극은 스트링 선택 라인들(SSL1, SSL2)에 연결되고, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결될 수 있다.
메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결될 수 있다. 한편, 실시예에 따라, 셀 스트링들(CSTR) 각각에 하나의 스트링 선택 트랜지스터가 배치될 수 있다. 도 1에 도시된 바와 같이, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 제1 더미 셀 트랜지스터(DMC1)와, 접지 선택트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 제2 더미 셀 트랜지스터(DMC2)를 포함할 수 있다. 그러나 실시예에 따라, 제1 및 제2 더미 셀 트랜지스터(DMC1, DMC2) 중 적어도 하나는 생략될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)을 포함하므로, 공통 소스 라인들(CSL)과 비트 라인들(BL0 ~ BLm) 사이에 다층의 워드 라인들(WL0 ~ WLn)이 배치될 수 있다. 또한, 공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0 ~ WLn) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다.
본 실시예의 수직형 비휘발성 메모리 소자(10)는, 멀티-스택(multi-stack) 공정을 통해 형성될 수 있다. 즉, 본 실시예의 수직형 비휘발성 메모리 소자(10)는 멀티-스택 구조를 가질 수 있다. 여기서, 멀티-스택 공정은, 수직형 비휘발성 메모리 소자(10)의 층수가 증가하면서 수직 방향의 높이가 높아짐에 따라, 기판까지 관통하는 채널 홀들을 한 번에 형성하기가 점점 어려워지고, 그에 따라, 몰드 구조체를 2번 이상 나누어 형성하고, 또한, 채널 홀들도 각 몰드 구조체에 나누어 형성하는 공정을 의미할 수 있다.
본 실시예의 수직형 비휘발성 메모리 소자(10)는, 셀 영역(도 2의 CA 참조)과 확장 영역(도 2의 EA 참조)을 분리하여 공정을 진행하되, 확장 영역(EA)의 관통-홀들을 형성할 때, 플레이트 공통 소스 콘택(Plate Common Source Contact: PCC) 영역(도 2의 PCC-A 참조)과 관통 비아(Through-Hole Via: THV) 영역(도 2의 THV-A 참조)의 관통-홀들도 함께 형성하는, 확장-THV 통합 스킴(Extension-THV merge scheme)을 채용할 수 있다. 또한, 본 실시예의 수직형 비휘발성 메모리 소자(10)는, PCC 영역(PCC-A)과 THV 영역(THV-A)의 상면을 덮는 블록킹 실리콘나이트라이드(SiN)층(도 2의 110 참조)을 더 포함할 수 있고, 그에 따라, 확장-THV 통합 스킴에서의 PCC 영역(PCC-A)의 PCC(160)와 THV 영역(THV-A)의 THV(170)의 텅스텐(W)이 유실되어 콘택 불량이 발생하는 문제를 해결할 수 있다. 결과적으로, 본 실시예의 수직형 비휘발성 메모리 소자(10)는, PCC(160), 및 THV(170)의 디펙을 방지하여 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 제공할 수 있다. PCC(160)과 THV(170)의 W 유실 문제, 및 블록킹 SiN층(110)을 이용한 W 유실 방지에 대해서는 도 2 내지 도 3b의 설명 부분에서 좀더 상세히 좀더 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자에 대한 단면도이고, 도 3a 및 도 3b는 도 2의 수직형 비휘발성 메모리 소자에서 PCC 영역과 THV 영역을 보여주는 평면도들이다.
도 2 내지 도 3b를 참조하면, 본 실시예의 수직형 비휘발성 메모리 소자(100, 이하, 간단히 '메모리 소자'라 한다)는, 상부 기판(101) 상에 셀 영역(CA)과 확장 영역(EA)을 포함할 수 있다. 또한, 상부 기판(101) 상에 CCP 영역(CPP-A) 및 THV 영역(THV-A)을 포함할 수 있다. 여기서, CCP 영역(CPP-A)은 상부 기판(101) 상의 플레이트 공통 소스 라인(103, plate common source line)에 연결되는 PCC(160)가 배치되는 영역으로, 도 3b에 도시된 바와 같이, 셀 영역(CA) 내에 배치될 수 있다. 한편, THV 영역(THV-A)은 상부 기판(101) 하부의 주변회로 영역(PCA)의 배선층으로 연결되는 THV(170)가 배치되는 영역으로, 셀 영역(CA)이나 확장 영역(EA)의 내부, 또는 셀 영역들(CA) 사이나 확장 영역들(EA) 사이에 배치될 수 있다.
상부 기판(101)은 제1 방향(x 방향) 및 제2 방향(y 방향)으로 연장되는 상면을 가질 수 있다. 상부 기판(101)은, 예컨대, 폴리실리콘으로 형성될 수 있다. 물론, 상부 기판(101)의 재질이 폴리실리콘에 한정되는 것은 아니다. 예컨대, 상부 기판(101)은, 폴리실리콘 이외의 IV족 반도체 물질, III-V족 화합물 반도체 물질, 또는 II-VI족 산화물 반도체 물질로 형성될 수 있다.
셀 영역(CA)은, 도 1에서 설명한 셀 스트링들을 구성하는 스트링 선택 트랜지스터(SST1, SST2), 메모리 셀 트랜지스터(MCT), 및 접지 선택 트랜지스터(GST)가 배치되는 영역일 수 있다. 셀 영역(CA)의 상부에 다수의 비트 라인들(BL0 ~ BLm)이 배치되고, 하부에 불순물 영역들과 공통 소스 라인들(CSL)이 배치될 수 있다. 본 실시예의 메모리 소자(100)에서, 공통 소스 라인들(CSL)은 상부 기판(101) 상에 플레이트 공통 소스 라인(103) 형태로 배치될 수 있다.
전술한 바와 같이, 본 실시예의 메모리 소자(100)는 멀티-스택 구조를 가질 수 있다. 그에 따라, 셀 영역(CA)은 제1 전극 구조체(1st-ST)와 제2 전극 구조체(2nd-ST)를 포함할 수 있다. 제1 전극 구조체(1st-ST)는 제1 수직 채널층(121-1), 제1 게이트 전극층(123-1), 및 층간 절연층(125-1)을 포함할 수 있다. 제1 수직 채널층(121-1)은 상부 기판(101)으로부터 제3 방향(z 방향)으로 연장하고, 제1 게이트 전극층(123-1)과 제1 층간 절연층(125-1)은 제1 수직 채널층(121-1)을 둘러싸면서 교대로 적층될 수 있다. 또한, 제2 전극 구조체(2nd-ST)는 제1 전극 구조체(1st-ST) 상에 적층되고, 제2 수직 채널층(121-2), 제2 게이트 전극층(123-2), 및 제2 층간 절연층(125-2)을 포함할 수 있다. 제2 수직 채널층(121-2)은 제1 수직 채널층(121-1)으로부터 제3 방향(z 방향)으로 연장하고, 제2 게이트 전극층(123-2)과 제2 층간 절연층(125-2)은 제2 수직 채널층(121-2)을 둘러싸면서 교대로 적층될 수 있다. 게이트 전극층들(123-1, 123-2)은 도 1의 스트링 선택 트랜지스터(SST1, SST2), 메모리 셀 트랜지스터(MCT), 및 접지 선택 트랜지스터(GST)의 게이트 전극들에 해당할 수 있다.
제1 수직 채널층(121-1)과 제2 수직 채널층(121-2) 각각은 반도체층, 및 데이터 저장층을 포함할 수 있다. 반도체층은 실린더 형태를 가지며 내부가 매립 절연층으로 채워진 구조를 가질 수 있다. 또한, 실시예에 따라, 반도체층은 기둥 형태를 가지며 매립 절연층은 존재하지 않을 수도 있다. 데이터 저장층은 제3 방향(z 방향)으로 연장되고, 반도체층의 측벽을 둘러쌀 수 있다. 그에 따라, 데이터 저장층은 게이트 전극층(123-1, 123-2)과 반도체층 사이와, 층간 절연층(125-1, 125-2)과 반도체층 사이에 배치될 수 있다. 데이터 저장층은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 실시예의 메모리 소자(100)에서, 데이터 저장층은 NAND 플래시 메모리 소자의 데이터 저장막으로서, 터널 절연층, 전하 저장막, 및 블록킹 절연층을 포함할 수 있다. 예컨대, 본 실시예의 메모리 소자(100)는 수직형 NAND 플래시 메모리 소자일 수 있다. 한편, 반도체층은 데이터 저장층을 관통하여 상부 기판(101)에 전기적으로 연결될 수 있다.
확장 영역(EA)은, 셀 영역(CA)의 게이트 전극층(123-1, 123-2)이 제1 방향(x 방향)으로 연장하여 형성된 전극 패드가 배치되는 영역으로, 확장 영역(EA)에서, 전극 패드는 수직 콘택(미도시)에 연결될 수 있다. 전술한 바와 같이, 확장 영역(EA)에서 전극 패드는 계단형 구조를 가질 수 있다. 또한, 이러한 전극 패드의 계단형 구조에 기초하여, 전극 패드들 사이에는 셀 영역(CA)의 층간 절연층(125-1, 125-2)이 제1 방향(x 방향)으로 연장되어 형성된 계단형 구조의 층간 절연층들(125-1, 125-2)이 배치될 수 있다.
확장 영역(EA)에는 계단형 구조의 전극 패드들과 층간 절연층들(125-1, 125-2)을 관통하는 수직 구조체(140)가 배치될 수 있다. 이러한 수직 구조체(140)는 전기적인 기능을 하지 않는 구조물로서, 게이트 전극층(123-1, 123-2)으로의 대체 공정에서, 몰드 구조체를 지지하는 기능을 할 수 있다. 한편, 확장-THV 통합 스킴에 기초하여, PCC 영역(PCC-A)과 THV 영역(THV-A)에 관통-홀을 형성할 때, 수직 구조체(140)에 대한 관통-홀이 함께 형성될 수 있다. 한편, 확장 영역(EA)에서 수직 구조체(140)의 적어도 일부는 층간 절연층(125-1, 125-2), 및 패드 전극에 의해 둘러싸이고, 나머지 부분은 절연층(150)으로 둘러싸일 수 있다.
셀 영역(CA)과 확장 영역(EA)에는 분리 영역(도 3a의 VA 참조)이 배치될 수 있다. 분리 영역(VA)은 제1 방향(x 방향)으로 연장하는 형태를 가지며, 제2 방향(y 방향)으로 소정 간격을 가지고 배치될 수 있다. 이러한 분리 영역(VA)에 의해 셀 영역(CA)과 확장 영역(EA)은 제2 방향(y 방향)을 따라 블록 단위로 서로 이격되어 배치될 수 있다. 또한, 분리 영역(VA)을 이용하여 게이트 전극층(123-1, 123-2)으로의 대체 공정이 수행될 수 있다. 분리 영역(VA)은 워드 라인 컷(Word Line Cut: WLC) 영역으로 불리기도 한다.
절연층(150)이 셀 영역(CA)의 제2 전극 구조체(2nd-ST)와 확장 영역(EA)의 계단형 구조의 전극 패드들의 상면을 덮을 수 있다. 절연층(150)은 하나의 절연층 또는 복수의 절연층들을 포함할 수 있다. 절연층(150) 상에 TEOS(TetraEthylOrthoSilicate) 절연층(120)이 배치될 수 있다. 한편, PCC 영역(PCC-A)과 THV 영역(THV-A)에는, 절연층(150)과 PCC(160)와 THV(170)를 덮는 블록킹 SiN층(110)이 형성되고, 블록킹 SiN층(110) 상에 TEOS 절연층(120)이 형성될 수 있다. 블록킹 SiN층(110)은 예컨대, 100Å~150Å 정도의 두께로 형성될 수 있다. 그러나 블록킹 SiN층(110)의 두께가 전술한 수치 범위에 한정되는 것은 아니다.
한편, 도시되지 않았지만, 절연층(150) 상부에 수직 채널층(121-1, 121-2)에 연결되는 비트 라인 전극 패드, 서브 비트 라인, 및 비트 라인이 배치될 수 있다. 또한, 비트 라인 전극 패드와 서브 비트 라인, 그리고 서브 비트 라인과 비트 라인은 제3 방향(z 방향)으로 연장하는 콘택 플러그를 통해 서로 연결될 수 있다. 참고로, 도 2에서, 절연층(150) 상부의 비트 라인 전극 패드, 서브 비트 라인, 및 비트 라인, 그리고 그 사이의 절연층과 콘택 플러그는 생략되고, 절연층(150) 및 TEOS 절연층(120)만이 도시되고 있다.
한편, 본 실시예의 메모리 소자(100)에서, 주변회로 영역(PCA)은 상부 기판(101)의 하부에 배치될 수 있다. 바꾸어 말하면, 본 실시예의 메모리 소자(100)는 주변회로 영역(PCA) 상에 셀 영역(CA)과 확장 영역(EA)이 적층된 구조를 가질 수 있다. 따라서, 본 실시예의 메모리 소자(100)는, 예컨대, COP(Cell On Peri) 구조를 가질 수 있다. 주변회로 영역(PCA)은 하부 기판(201) 상에 형성될 수 있다. 하부 기판(201)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 본 실시예의 메모리 소자(100)에서, 하부 기판(201)은, 예컨대, 단결정 실리콘 웨이퍼를 기반으로 형성될 수 있다. 하부 기판(201)에는 n형 불순물이 도핑된 n웰 영역과 p형 불순물이 도핑된 p웰 영역이 형성되고, n웰 영역과 p웰 영역에는 소자 분리층에 의해 활성 영역들이 정의될 수 있다.
주변회로 영역(PCA)에는, 고전압 및/또는 저전압 트랜지스터와, 저항이나 캐패시터 등의 수동 소자가 배치될 수 있다. 예컨대, 주변회로 영역(PCA)은 주변회로 게이트 전극(PG), 및 소스/드레인 영역(S/D)을 포함한 주변회로 트랜지스터(PTR)를 포함할 수 있다. 또한, 주변회로 영역(PCA)은 게이트 전극(PG), 및 소스/드레인 영역(S/D)으로 연결되는 주변회로 배선층들(LMO, LM1, LM2)을 포함할 수 있다. 도 2에서, 주변회로 배선층들(LMO, LM1, LM2)이 3층 구조를 가지지만 주변회로 배선층들(LMO, LM1, LM2)의 층상 구조가 3층 구조에 한정되는 것은 아니다. 한편, 주변회로 배선층들(LMO, LM1, LM2)은 수직 콘택을 통해 서로 연결되고, 또한, 주변회로 트랜지스터(PTR)에 연결될 수 있다.
하부 기판(201) 상에 하부 절연층(220)이 배치되고, 주변회로 트랜지스터(PTR), 주변회로 배선층들(LMO, LM1, LM2)과 수직 콘택들은 하부 절연층(220)에 의해 덮힐 수 있다. 도 2에서, 하부 절연층(220)이 단일층 구조로 도시되고 있지만, 하부 절연층(220)은 주변회로 배선층들(LMO, LM1, LM2)의 층상 구조에 대응하여 다중층 구조를 포함할 수 있다.
셀 영역(CA) 및/또는 확장 영역(EA)의 내부 또는 그 사이들에는 THV 영역(THV-A)이 배치될 수 있다. 전술한 바와 같이, THV 영역(THV-A)에는 THV(170)가 배치될 수 있다. 셀 영역(CA) 상부의 배선층들은 THV(170)를 통해 주변회로 영역(PCA)의 배선층들에 연결될 수 있다. 한편, 상부 기판(101)과 주변회로 영역(PCA) 사이에는 매개 절연층(250)이 배치될 수 있다. 매개 절연층(250)은, 예컨대, 산화막으로 형성될 수 있다. 물론, 매개 절연층(250)의 재질이 산화막에 한정되는 것은 아니다.
덧붙여, 본 실시예의 메모리 소자(100)에서, 상부 기판(101)은 폴리실리콘으로 형성될 수 있다. 예컨대, 매개 절연층(250)의 상부 부분에 기판용 트렌치 영역이 형성되고, 트렌치 영역이 폴리실리콘으로 채워져 상부 기판(101)이 형성될 수 있다. 이와 같이, 상부 기판(101)이 폴리실리콘으로 형성된 경우, 하부 기판(201) 상에 주변회로 영역(PCA)을 형성하고, 매개 절연층(250) 내에 상부 기판(101)을 형성한다. 이후, 상부 기판(101) 상에 셀 영역(CA)과 확장 영역(EA)을 형성하고, THV 영역(THV-A)에 THV(170)를 형성함으로써, COP 구조를 구현할 수 있다.
실시예에 따라, 상부 기판(101)은 단결정 실리콘 기판으로 형성될 수도 있다. 상부 기판(101)이 단결정 실리콘 기판으로 형성된 경우, 하부 기판(201) 상에 주변회로 영역(PCA)을 형성하고, 상부 기판(101) 상에 셀 영역(CA) 및 확장 영역(EA)을 형성한다. 이후, 상부 기판(101)을 포함한 칩 또는 웨이퍼를 하부 기판(201)을 포함하는 칩 또는 웨이퍼에 적층 및 접합하고, 계속해서, THV 영역(THV-A)에 THV(170)를 형성함으로써, COP 구조를 구현할 수 있다.
본 실시예에 메모리 소자(100)에서, 블록킹 SiN층(110)이 PCC 영역(PCC-A) 및 THV 영역(THV-A)의 상부에 형성될 수 있다. 구체적으로, 도 3a에 도시된 바와 같이, 블록킹 SiN층(110)은 점선의 직사각형의 THV 영역(THV-A) 전체를 덮을 수 있다. 또한, 도 3b에 도시된 바와 같이, 블록킹 SiN층(110)은 점선의 직사각형의 PCC 영역(PCC-A) 전체를 덮을 수 있다. 이와 같이, 블록킹 SiN층(110)이 PCC 영역(PCC-A) 및 THV 영역(THV-A)을 덮음으로써, PCC 영역(PCC-A) 내의 PCC(160)의 상면과 THV 영역(THV-A) 내의 THV(170)의 상면이 블록킹 SiN층(110)에 의해 덮힐 수 있다. 그에 따라, PCC(160)와 THV(170)의 W가 유실되는 문제를 해결할 수 있다. 참고로, 도 3a 및 도 3b에서, PCC(160), THV(170), 및 제2 수직 채널층(121-2)의 수평 단면이 사각형 형태로 도시되고 있는데, PCC(160), THV(170), 및 제2 수직 채널층(121-2)의 수평 단면의 형태가 그에 한정되는 것은 아니고, 원형, 타원형, 사각형 이외의 다각형 등 다양한 형태를 가질 수 있다.
PCC(160)와 THV(170)의 W 유실 문제와 관련하여 좀더 구체적으로 설명하면, 셀 영역(CA)과 확장 영역(EA)의 분리 공정의 도입과 함께, 확장 영역(EA)의 관통-홀과, THV 영역(THV-A) 및 PCC 영역(PCC-A)의 관통-홀을 고종횡비(High Aspect Ratio)로 함께 식각하는 확장-THV 통합 스킴이 도입되고 있다. 확장-THV 통합 스킴에서는 확장 영역(EA)의 관통-홀과 THV 영역(THV-A) 및 PCC 영역(PCC-A)의 관통-홀을 식각을 통해 함께 형성하고, W 갭-필(gap-fill) 및 W CMP 공정을 진행하여 PCC 영역(PCC-A)에 PCC(160)와 THV 영역(THV-A)에 THV(170)를 형성하게 된다. 이후, 상부에 TEOS 절연층을 증착하게 되는데, 후속 열 수지(heat budget)가 큰 공정에서, 플로린 가스에 의해 TEOS 절연층이 손상되어 핀-홀(pin -hole)이 발생할 수 있다. 그에 따라, 후속 공정의 습식 식각의 에천트들, 예컨대, HS, SCl 등이 손상된 TEOS 절연층의 핀-홀 사이로 침투하게 되어 PCC(160)와 THV(170)의 W가 유실되는 문제가 발생하고, 심하게는 하부의 주변회로 영역(PCA)의 배선층, 예컨대, THV(170)가 콘택하는 배선층(LM2)까지 유실되는 문제가 발생할 수 있다. 또한, W가 유실된 THV(170)/배선층(LM2)는 후속 열 공정에서 몰드(mold) 뜨김의 불량 원인을 제공할 수 있다. 그러나 본 실시예의 메모리 소자(100)에서는 PCC(160)와 THV(170)의 상면 상에 블록킹 SiN층(110)이 형성됨으로써, 전술한 W 유실 문제가 원천적으로 방지될 수 있다.
참고로, PCC(160)와 THV(170)의 W 유실을 막기 위해, TEOS 절연층 형성 전에 진공 열처리(vacuum anneal)의 온도 상향이나 진공 열처리의 회수 증가, 및 TEOS 절연층의 두께 상향 등의 방법을 수행할 수 있다. 그러나 이러한 방법들은 W 유실의 개선은 보이나 W 유실을 완전히 방지할 수 없다. 또한, TEOS 절연층의 두께 상향의 경우, DAM/WLC Key의 디포커스 불량이 발생하여 후속 공정 진행 시 미스 얼라인(M/A)의 열화가 발생하며, 진공 열처리의 온도 상향과 횟수 증가의 경우, 주변회로 영역(PCA)의 트랜지스터의 특성 열화 및 배선층의 스트레스가 증가하는 문제가 발생할 수 있다. 이에 따라, 본 실시예의 메모리 소자(100)에서는, 100Å~150Å 정도 두께의 블록킹 SiN층(110)을 PCC(160)와 THV(170) 상면 상에 선택적으로 증착함으로써, 플로린 가스에 의해 TEOS 절연층이 손상되는 것을 원천적으로 방지할 수 있다. 결과적으로, 본 실시예의 메모리 소자(100)는, 확장-THV 통합 공정의 안정화를 확보하여 메모리 소자의 완성도를 증가시키는데 기여할 수 있다.
덧붙여, 본 실시예의 메모리 소자(100)는, 블록킹 SiN층(110)을 증착하는 방법을 채용함으로써, TEOS 절연층의 두께의 상향 조정이 불필요하므로 DAM/WLC의 고종횡비 식각 공정의 난이도가 증가하지 않을 수 있다. 또한, 진공 열처리의 온도 상향이 불필요하므로 주변회로 영역(PCA)의 트랜지스터의 열화 및 배선층의 스트레스 증가 문제가 발생하지 않으며, 진공 열처리의 회수 추가를 진행할 필요가 없으므로, 공정 스텝의 수가 감소하여 공정 단순화가 가능하다.
덧붙여, 본 실시예의 메모리 소자(100)에서, 블록킹 SiN층(110)은, PCC 영역(PCC-A) 및 THV 영역(THV-A)에 한정되지 않고, W 유실이 발생할 가능성이 있는 모든 영역에 형성될 수 있다. 예컨대, 블록킹 SiN층(110)은, 확장 영역(EX)의 콘택들이 배치되는 영역, 타일 컷(tile cut) 영역, DAM 영역, XDEC 영역, TEG(Test Element Group) 영역, OCD(Optical CD) 영역, S/L(Scribe Lane) 영역, CDC 영역 등에도 배치될 수 있다. 여기서, 타일-컷 영역은 THV 영역(THV-A)에 인접하거나 채널 패턴들이 미형성 또는 채널 패턴들의 밀도가 낮은 셀 영역(CA)의 에지에 해당하는 영역을 의미할 수 있다. TEG 영역은 칩의 외곽 부분에 전기적 특성을 테스트하기 위한 패턴이 배치되는 영역을 의미할 수 있다. DAM 영역은 확장 영역(EA)에서 패드에 연결되는 콘택의 브릿지 불량 문제를 해결하기 위해 형성되는 구조물을 의미할 수 있다. XDEC 영역은 x-디코더가 배치되는 영역을 의미하고, OCD 영역은 광학적 방법으로 CD나 내부 쪽의 두께를 측정하기 위한 패턴이 배치되는 영역을 의미하며, CDC 영역은 더미 콘택들이 배치되는 영역을 의미할 수 있다.
도 4a 내지 도 4d는 도 2의 수직형 비휘발성 메모리 소자를 제조하는 과정을 보여주는 단면도들이다. 도 1 내지 도 3b를 함께 참조하여 설명하고, 도 1 내지 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a를 참조하면, 상부 기판(101) 상의 셀 영역(CA)과 확장 영역(EX)에 제1 적층 구조체(1st-SS)와 제2 적층 구조체(2nd-SS)를 형성한다. 확장 영역(EX)에서, 제1 적층 구조체(1st-SS)와 제2 적층 구조체(2nd-SS)는 계단형 구조로 형성될 수 있다. 제1 적층 구조체(1st-SS)와 제2 적층 구조체(2nd-SS)은, 제1 게이트 전극층(123-1) 대신 제1 희생층(123-1S)을 포함하고, 제2 게이트 전극층(123-2) 대신 제2 희생층(123-2S)을 포함한다는 점을 제외하고, 도 2의 설명 부분에서의 제1 전극 구조체(1st-ST) 및 제2 전극 구조체(2nd-ST)와 실질적으로 동일한 구조를 가질 수 있다. 여기서, 희생층(123-1S, 123-2S)은 실리콘 질화막으로 형성되고, 층간 절연층(125-1, 125-2)은 실리콘 산화막으로 형성될 수 있다. 그러나 희생층(123-1S, 123-2S)과 층간 절연층(125-1, 125-2)의 재질이 전술한 물질들에 한정되는 것은 아니다.
한편, 확장-THV 통합 스킴을 통해, 확장 영역(EA)과, PCC 영역(PCC-A) 및 THV 영역(THV-A)에 관통-홀들이 형성되고, W 갭-필 공정 및 W CMP 공정이 진행될 수 있다. 여기서, W 갭-필 공정은 관통-홀들을 W으로 채우는 공정을 의미하며, 일반적으로 W으로 채우기 전에 관통-홀들 내부에 Ti/TiN 등의 배리어 메탈이 먼저 형성될 수 있다. 한편, W 갭-필 공정에서 절연층(150) 상면 상에 W이 형성되어 관통-홀들 내의 W가 서로 연결될 수 있는데, W CMP 공정을 통해 절연층(150) 상면 상의 W을 제거함으로써, 관통-홀들 내의 W이 서로 분리될 수 있다. 즉, W CMP 공정을 통해 노드 분리가 될 수 있다. 결과적으로, 도 4a에 도시된 바와 같이, 확장 영역(EA)에는 W 구조체(145)가 형성되고, PCC 영역(PCC-A)에는 PCC(160)가 형성되며, THV 영역(THV-A)에는 THV(170)가 형성될 수 있다. 또한, W 구조체(145), PCC(160), 및 THV(170)의 상면은 절연층(150)으로부터 노출될 수 있다.
도 4b를 참조하면, 블록킹 SiN층(110a)을 셀 영역(CA), 확장 영역(EA), PCC 영역(PCC-A), 및 THV 영역(THV-A) 전체에 걸쳐 형성한다. 그에 따라, 절연층(150), W 구조체(145), PCC(160), 및 THV(170)의 상면이 블록킹 SiN층(110a)에 의해 덮힐 수 있다. 블록킹 SiN층(110a)은, 예컨대, 100Å ~150Å 정도의 두께로 형성될 수 있다. 그러나 블록킹 SiN층(110a)의 두께가 상기 수치 범위에 한정되는 것은 아니다. 예컨대, 블록킹 SiN층(110a)은 PCC(160) 및 THV(170)로부터 아웃개싱(outgassing)되는 플로린 가스를 충분히 차단하되, 단차를 최소화할 수 있는 두께로 형성될 수 있다. 또한, 차후 ALD 산화막 증착 공정 및 산화막 버퍼링 CMP 공정 후에, PCC(160)와 THV(170)에 연결되는 상부 콘택을 형성할 때, 낫-오픈(not-open)이 발생하지 않을 정도로 블록킹 SiN층(110a)을 얇은 두께로 형성함으로써, 후속 공정에서의 추가적인 리스크를 막을 수 있다.
도 4c를 참조하면, 이후, 포토리소그라피 공정을 통해 PCC 영역(PCC-A) 및 THV 영역(THV-A) 상부에만 블록킹 SiN층(110)을 유지하고, 나머지 부분의 블록킹 SiN층(110a)은 제거한다. 계속해서, 셀 영역(CA)과 확장 영역(EA)의 절연층(150)과 W 구조체(145)의 상부와 PCC 영역(PCC-A) 및 THV 영역(THV-A)의 블록킹 SiN층(110)의 상부에 TEOS 절연층(120)과 식각 정지층(130)을 차례로 형성한다. 여기서, 식각 정지층(130)은, 예컨대, 실리콘질화막으로 형성될 수 있다.
도 4d를 참조하면, 셀 영역(CA)과 확장 영역(EA)의 TEOS 절연층(120)과 식각 정지층(130)을 제거하여 확장 영역(EX)의 W 구조체(145)를 노출시킨다. 이때, PCC 영역(PCC-A) 및 THV 영역(THV-A)의 식각 정지층(130)도 함께 제거되고, TEOS 절연층(120)의 일부가 유지될 수 있다. 계속해서, 습식 식각, 예컨대, 습식 풀-백(P/B) 공정을 통해 확장 영역(EX)의 W 구조체(145)를 제거하고, 산화막 갭-필 공정을 통해 확장 영역(EX)에 수직 구조체(140)와 TEOS 절연층(120)을 형성한다. 산화막 개-필 공정에서, W 구조체(145)가 제거된 관통-홀이 산화막으로 채워져 수직 구조체(140)가 형성되고, 또한, 절연층(150) 상부 상에 소정 두께의 절연층이 형성될 수 있다. 이후, 산화막 버퍼링 CMP 공정을 통해 TEOS 절연층(120)이 형성될 수 있다. TEOS 절연층(120)은 셀 영역(CA)과 확장 영역(EA)의 절연층(150)과 수직 구조체(140) 상에 형성되고, PCC 영역(PCC-A) 및 THV 영역(THV-A)에서는 블록킹 SiN층(110) 상에 형성될 수 있다. 이후, 워드 라인 컷 공정과, 메탈 게이트 대체 공정을 통해 제1 게이트 전극층(123-1)과 제2 게이트 전극층(123-2)을 형성하여 제1 전극 구조체(1st-ST)와 제2 전극 구조체(2nd-ST)를 형성할 수 있다. 계속해서, 비트 라인 전극 패드, 서브 비트 라인, 및 비트 라인, 그리고 그 사이의 절연층과 콘택 플러그를 형성하여, 도 2와 같은 메모리 소자(100)를 형성할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 100: 수직형 비휘발성 메모리 소자, 101: 상부 기판, 103: 플레이트 공통 소스 라인, 110: 블록킹 SiN층, 121: 수직 채널층, 123: 게이트 전극층 또는 희생층, 125: 층간 절연층, 120, 120a: TEOS 절연층, 130: 식각 정지층, 145: W 구조체, 150: 절연층, 150: 수직 구조체, 160: PCC, 170: THV

Claims (10)

  1. 다수의 셀들이 배치된 셀 영역(cell area);
    상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 갖는 확장 영역(extension area);
    상기 셀 영역 내에 배치되고, 기판 상의 공통 소스 라인에 연결된 플레이트 공통 소스 콘택(Plate Common Source Contact: PCC)을 포함한 PCC 영역; 및
    상기 기판의 하부에 배치된 배선층에 연결된 다수의 관통 비아(Through-Hole Via: THV)를 구비한 THV 영역;을 포함하고,
    상기 PCC 영역과 상기 THV 영역에는 상기 PCC 및 THV의 상면을 덮는 블록킹 실리콘나이트라이드(SiN)층이 배치된, 수직형 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 블록킹 SiN층은 상기 PCC 영역과 상기 THV 영역 전체를 덮고,
    상기 블록킹 SiN층 상에 TEOS(TetraEthylOrthoSilicate) 산화막이 배치된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  3. 제2 항에 있어서,
    상기 셀 영역은, 상기 기판 상에 전극 구조체를 포함하고, 상기 전극 구조체는 수직 방향으로 연장하는 수직 채널층, 및 상기 수직 채널층의 측벽을 따라서 교대로 적층된 게이트 전극층과 층간 절연층을 포함하며,
    상기 확장 영역은, 상기 게이트 전극층과 층간 절연층으로부터 연장되어 형성된 계단형 구조의 전극 패드와 층간 절연층, 및 상기 전극 패드와 층간 절연층을 관통하는 수직 구조체를 포함하며,
    상기 전극 구조체는 제1 전극 구조체와 제2 전극 구조체를 구비한 멀티-스택 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 THV은 배리어 메탈과 텅스텐(W)을 포함하고,
    상기 블록킹 SiN층은 100Å ~ 150Å 정도의 두께를 갖는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 블록킹 SiN층은, 상기 확장 영역의 메탈 콘택이 배치된 영역, DAM 영역, XDEC 영역, 스크라이브 레인(S/L) 영역, OCD(Optical CD) 영역, TEG(Test Element Group) 영역, 및 더미 콘택 배치 영역 상에 더 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 기판의 하부에 주변회로 영역을 더 포함하는 COP(Chip On Peri) 구조를 갖는 특징으로 하는 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 기판에 하부에 배치된 주변회로 영역을 더 포함하고,
    상기 THV는 상기 주변회로 영역의 상기 배선층에 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 기판;
    상기 기판 상에 다수의 셀들이 배치된 셀 영역;
    상기 기판 상에 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 갖는 확장 영역;
    상기 기판의 하부에 배치된 주변회로 영역;
    상기 셀 영역 내에 배치되고, 상기 기판 상의 공통 소스 라인에 연결된 PCC를 포함한 PCC 영역; 및
    상기 주변회로 영역의 배선층에 연결된 다수의 THV를 구비한 THV 영역;을 포함하고,
    상기 PCC 영역과 상기 THV 영역에는 상기 PCC 및 THV의 상면을 덮는 블록킹 SiN층이 배치된, 수직형 비휘발성 메모리 소자.
  9. 제8 항에 있어서,
    상기 셀 영역은, 상기 기판 상에 전극 구조체를 포함하고, 상기 전극 구조체는 수직 방향으로 연장하는 수직 채널층, 및 상기 수직 채널층의 측벽을 따라서 교대로 적층된 게이트 전극층과 층간 절연층을 포함하며,
    상기 확장 영역은, 상기 게이트 전극층과 층간 절연층으로부터 연장되어 형성된 계단형 구조의 전극 패드와 층간 절연층, 및 상기 전극 패드와 층간 절연층을 관통하는 수직 구조체를 포함하며,
    상기 블록킹 SiN층은 상기 PCC 영역과 상기 THV 영역 전체를 덮고,
    상기 블록킹 SiN층 상에는 TEOS 산화막이 배치된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 전극 구조체는 제1 전극 구조체와 제2 전극 구조체를 구비한 멀티-스택 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
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