TWI823398B - 非揮發性記憶體元件 - Google Patents
非揮發性記憶體元件 Download PDFInfo
- Publication number
- TWI823398B TWI823398B TW111118713A TW111118713A TWI823398B TW I823398 B TWI823398 B TW I823398B TW 111118713 A TW111118713 A TW 111118713A TW 111118713 A TW111118713 A TW 111118713A TW I823398 B TWI823398 B TW I823398B
- Authority
- TW
- Taiwan
- Prior art keywords
- gate
- volatile memory
- gate structure
- memory unit
- control gate
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims description 28
- 238000010168 coupling process Methods 0.000 claims description 12
- 238000005859 coupling reaction Methods 0.000 claims description 12
- 230000008878 coupling Effects 0.000 claims description 11
- 230000005641 tunneling Effects 0.000 abstract description 11
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 128
- 238000000034 method Methods 0.000 description 54
- 239000000463 material Substances 0.000 description 21
- 125000006850 spacer group Chemical group 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Debugging And Monitoring (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一種非揮發性記憶體元件，包括至少一個記憶體單元，記憶體單元包括襯底、堆疊結構、穿隧介電層、浮置閘極、控制閘極結構和抹除閘極結構。堆疊結構設置在襯底上，並且包括依序堆疊的閘極介電層、輔助閘極和絕緣層。穿隧介電層位於堆疊結構一側的襯底上。浮置閘極設置在穿隧介電層上，並包括最上邊緣和曲面側壁。控制閘極結構覆蓋浮置閘極的曲面側壁。抹除閘極結構覆蓋浮置閘極和控制閘極結構，且浮置閘極的最上邊緣被嵌入至抹除閘極結構中。
Description
本發明係關於一種半導體元件。更具體地，本發明係關於非揮發性記憶體元件。
由於非揮發性記憶體(non-volatile memory)可例如重複施行儲存、讀取和抹除資料等操作，且在關閉非揮發性記憶體後，儲存的資料不會遺失，因此非揮發性記憶體已被廣泛應用於個人電腦和電子設備中。
習知非揮發性記憶體的結構具有堆疊閘極結構，包括依次設置在襯底上的穿隧氧化層(tunneling oxide layer)、浮置閘極(floating gate)、閘間介電層(inter-gate dielectric)和控制閘極(control gate)。當對這種快閃記憶體元件施行編程或抹除操作時，適當的電壓會被分別施加到源極區域、汲極區域和控制閘極，使得電子被注入到浮置閘極中，或者使得電子自浮置閘極中被拉出。
在非揮發性記憶體的編程和抹除操作中，浮置閘極和控制閘極之間較大的閘極耦合比(gate-coupling ratio，GCR)通常代表著操作時所需的操作電壓較低，因此顯著提高了快閃記憶體的操作速度和效率。然而，在編程或抹除操作期間，電子必須流經設置在浮置閘極下方的穿隧氧化物層，以被注入至浮置閘極或自浮置閘極中被取出，此過程通常會對穿隧氧化物層的結構造成損害，因而降低記憶體元件的可靠性。
為了提昇記憶體元件的可靠性，可採用抹除閘極(erase gate)，並將抹除閘極整合至記憶體元件中。藉由施加正電壓至抹除閘極，抹除閘極便能夠將電子從浮置閘極中拉出。因此，由於浮置閘極中的電子是流經設置在浮置閘極上的穿隧氧化層而被拉出，而並非流經設置在浮置閘極下的穿隧氧化層而被拉出，所以進一步提高了記憶體元件的可靠性。
隨著對高效記憶體元件需求的增加，仍需要提供一種改進的記憶體元件，其得以高效地抹除已儲存的資料，以及此記憶體元件的製造方法。
本發明提供一種非揮發性記憶體元件，其能夠以低抹除電壓而有效地抹除儲存的資料。
根據本揭露一些實施例，公開了一種非揮發性記憶體元件。非揮發性記憶體元件包括至少一個記憶體單元，記憶體單元包括襯底、堆疊結構、穿隧介電層、浮置閘極、控制閘極結構和抹除閘極結構。堆疊結構設置在襯底上，並且包括依序堆疊的閘極介電層、輔助閘極和絕緣層。穿隧介電層位於堆疊結構一側的襯底上。浮置閘極設置在穿隧介電層上，並包括最上邊緣和曲面側壁。控制閘極結構覆蓋浮置閘極的曲面側壁。抹除閘極結構覆蓋浮置閘極和控制閘極結構，且浮置閘極的最上邊緣被嵌入至抹除閘極結構中。
藉由使用本揭露實施例的非揮發性記憶體元件，可降低施加至該裝置的抹除電壓，這代表著可有效地將電子拉出浮置閘極，因而提高抹除資料的速度。此外，由於允許抹除閘極覆蓋浮置閘極和控制閘極結構，所以抹除閘極可以具有增加的寬度，因而可以更容易被製造。
為了使本揭露的上述特徵和優點更容易理解，下面結合圖式對實施例進行詳細描述。
對於本技術領域中具有通常知識者而言，在閱讀了以下各圖式中所示的優選實施例的詳細說明後，本揭露的上述和其他目的無疑將變得顯而易見。
102:隔離結構
110:第一記憶體單元區域
112:第二記憶體單元區域
114:第三記憶體單元區域
116:第四記憶體單元區域
200:襯底
202:閘極介電層
204:輔助閘極
206:絕緣層
208:犧牲層
210:堆疊結構
211:第一側壁
212:隔離材料層
213:第二側壁
214:介電層
216:介電層
218:穿隧介電層
220:導電間隙壁
222:源極區域
224:浮置閘極
224-1:內側壁
224-2:橫向側壁
224-3:曲面側壁
226:最上邊緣
227:堆疊層
228:介電層
229:導電層
234:抹除閘極介電層
235:抹除閘極
236:抹除閘極結構
238:耦合介電層
238-1:最上邊緣
239:控制閘極
240:控制閘極結構
242:汲極區域
249:合併後的控制閘極
下列圖式之目的在於使本揭露能更容易地被理解，這些圖式會被併入並構成說明書的一部分。圖式繪示了本揭露的實施例，且連同實施方式的段落以闡述發明之作用原理。
第1圖為本揭露一些實施例的非揮發性記憶體元件的製造方法的某一製程階段的結構的剖面示意圖，該結構包括堆疊結構和導電間隙壁。
第2圖為根據本揭露一些實施例的非揮發性記憶體元件的製造方法的某一製程階段的結構的剖面示意圖，該結構包括位於堆疊結構的側壁上的浮置閘極。
第3圖為根據本揭露一些實施例的非揮發性記憶體元件的製造方法的某一製程階段的結構的俯視示意圖，該結構包括位於堆疊結構的側壁上的浮置閘極。
第4圖為根據本揭露一些實施例的非揮發性記憶體元件的製造方法的某一製程階段的剖面示意圖，其中該剖面示意圖對應至第3圖的剖線B-B’和剖線C-C’。
第5圖為本揭露一些實施例在第4圖製程階段後的剖面示意圖，其中剖面示意圖係對應第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣高於堆疊結構的頂面。
第6圖為本揭露一些實施例在第5圖製程階段後的剖面示意圖，其中剖面示意圖係對應第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣被堆疊層覆蓋。
第7圖為本揭露一些實施例在第6圖製程階段後的剖面示意圖，其中剖面示
意圖係對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且控制閘極被形成在浮置閘極的曲面側壁上
第8圖為根據本揭露一些實施例對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中抹除閘覆蓋浮置閘極和控制閘極。
第9圖為包括第8圖所示結構的非揮發性記憶體元件的俯視示意圖。
第10圖為根據本揭露一些替代實施例在第6圖製程階段後的剖面示意圖，其中兩個相鄰的控制閘極被合併在一起。
第11圖為根據本揭露一些替代實施例對應至第9圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中抹除閘極覆蓋浮置閘極和合併後的控制閘極。
本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。
另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個(或多個)元件或
特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同(旋轉90度或其它方位)，用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。
雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理係由申請專利範圍所界定，因而亦可被應用至其他的實施例。此外，為了不致使本揭露之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。
第1圖為本揭露一些實施例的非揮發性記憶體元件的製造方法的某一製程階段的結構的剖面示意圖，該結構包括堆疊結構和導電間隙壁。參考第1圖，在此製程階段所形成的結構至少包括襯底200、至少一個堆疊結構210、隔離材料層212、穿隧介電層218、導電間隙壁220和源極區域222。
根據本揭露的一些實施例，襯底200可為具有合適導電型的半導體襯底，例如p型或n型。襯底200的成分可以包括矽、鍺、氮化鎵或其他合適的半導體材料，但不限於此。
至少一個堆疊結構210會位於襯底200上。舉例來說，兩個堆疊結構210會被設置在襯底200上，並且彼此橫向分隔開。每個堆疊結構210包括依次堆疊的閘極介電層202、輔助閘極204、絕緣層206和犧牲層208。每個堆疊結構210包括第一側壁211和第二側壁213，並且相鄰堆疊結構210的第一側壁211彼此面對。輔助閘極204由導電材料組成，並且輔助閘極204被配置為當其被施加合適的電壓時，輔助閘極204會開啟/關閉其下方襯底200中的載子通道。絕緣層206由絕緣材料組成，例如氧化矽、氮化矽或氮氧化矽，但不限於此，其係用於將輔助閘極204電性隔離於設置在輔助閘極204上方的層。犧牲層208是堆疊結構210中的最上層。犧牲層208係為暫時層，因此在後續形成閘極結構(例如上閘極結構)於
輔助閘極204之上的步驟之前，此暫時層會被去除。
隔離材料層212被形成在堆疊結構210的第一側壁211和第二側壁213上。隔離材料層212的材料例如是氧化矽/氮化矽/氧化矽、或氮化矽/氧化矽。隔離材料層212的形成方法包括，例如，首先在襯底200上依序形成覆蓋各堆疊結構210的介電層214及介電層216，然後移除部分介電層214及介電層216，以在各堆疊結構210的側壁上形成隔離材料層212。介電層214的材料例如是氮化矽，介電層216的材料例如是氧化矽。介電層214和介電層216的形成方法例如是化學氣相沉積法。移除部分介電層214和介電層216的方法例如是非等向性蝕刻法。
穿隧介電層218至少會被形成在堆疊結構210之間的襯底200上，或進一步被形成在每個堆疊結構210的兩側。穿隧介電層218的材料例如是氧化矽、或是其他允許熱電子藉由穿隧效應而穿透其中的層。穿隧介電層218的形成方法例如是熱氧化法或沉積法，但不以此為限。
導電間隙壁220會被形成在每個堆疊結構210的第一側壁211和第二側壁213上。形成導電間隙壁220的方法可以包括以下步驟。首先，在襯底200上形成導電層(未繪示)。導電層的材料例如是摻雜多晶矽、多晶矽化物(polycide)或其他合適的導電材料。當導電層的材料為摻雜多晶矽時，其形成方法包括，例如，在藉由化學氣相沉積形成未摻雜多晶矽層之後，進行離子佈植步驟；或者利用化學氣相沉積搭配原位(in-situ)摻質佈植方法。然後，施行蝕刻製程，例如非等向性蝕刻製程或回蝕刻製程，以蝕刻導電層。結果，位於堆疊結構210之間的穿隧介電層218會被部分暴露出，而形成導電間隙壁220。
之後，於相鄰導電間隙壁220之間的襯底200中形成源極區域222，其中導電間隙壁220係設置在堆疊結構210的第一側壁211上。形成源極區域222的方法包括例如藉由使用導電間隙壁220作為遮罩以施行離子佈植製程。根據元件的需求，植入的摻質可以是n型或p型摻質。源極區域222可被視為是共享源極區域，
因為源極區域222被兩個相鄰的記憶體單元共享，且每個記憶體單元至少包括堆疊結構210和導電間隙壁220。
第2圖為根據本揭露一些實施例的非揮發性記憶體元件的製造方法的某一製程階段的結構的剖面示意圖，該結構包括位於堆疊結構的側壁上的浮置閘極。參考第2圖，導電間隙壁220被圖案化和/或修整以形成浮置閘極224。將導電間隙壁220予以圖案化的方法如下。圖案化的光阻層(未示出)被形成在襯底200上，以覆蓋導電間隙壁220的一部分。然後，完全去除從圖案化光阻層暴露出的導電間隙壁220，使得只有被設置在堆疊結構210的第一側壁211上的導電間隙壁220會被保留。此外，設置在堆疊結構210的第一側壁211上的導電間隙壁220的一部分可以被圖案化，因此當從俯視角度觀察時，導電間隙壁220的該部分會具有多邊形輪廓。然後，去除圖案化的光阻層。浮置閘極224的高度可以通過執行修整製程而被適當控制。根據本揭露一些實施例，浮置閘極224的最上邊緣226會高於輔助閘極204的頂面，並且高於或略低於犧牲層208的底面。第3圖繪示出了對應於第2圖所示結構的俯視示意圖。
第3圖為本揭露一些實施例的非揮發性記憶體元件的製造方法中的某一製程階段的結構的俯視示意圖，該結構包括設置在堆疊結構側壁上的浮置閘極。第3圖中的剖線A-A’可對應第2圖所示的剖面圖。參考第3圖，隔離結構102(例如淺溝槽隔離結構)之間的襯底200可以作為記憶體元件的主動區，並且主動區可以在第一方向上延伸，例如x方向。輔助閘極204和犧牲層208(兩者都是堆疊結構210的部件)以及源極區域222可以在垂直於第一方向的第二方向上延伸，例如y方向。至少一個浮置閘極，例如兩個浮置閘極224，設置在兩個相鄰的輔助閘極204之間。每個浮置閘極224包括內側壁224-1、橫向側壁224-2、和曲面側壁224-3，其中內側壁224-1會面向隔離材料層212的側壁，且曲面側壁224-3會連接至內側壁224-1的邊緣和橫向側壁224-2的邊緣。根據本揭露一些實施例，第3圖所
示的俯視圖包括至少兩個記憶體單元區域，例如第一記憶體單元區域110和第二記憶體單元區域112。第一記憶體單元區域110和第二記憶體單元區域112可以分別用於容納記憶體單元，並且這兩個記憶體單元彼此間會鏡像對稱。
第4圖為根據本揭露一些實施例的非揮發性記憶體元件的製造方法的某一製程階段的剖面示意圖，其中該剖面示意圖對應至第3圖的剖線B-B’和剖線C-C’。第4圖的視圖B-B’和C-C’以及第2圖的視圖A-A’處於相同的製程階段。請參照第4圖的B-B’視圖，隔離結構102分別設置於堆疊結構210下方，且源極區域222被定義於兩相鄰的隔離結構102之間。參考第4圖的視圖C-C’，隔離結構102設置在浮置閘極224的兩側，並且主動區(未示出)可以被定義在兩個相鄰隔離結構102之間的襯底200中。
第5圖為本揭露一些實施例在第4圖製程階段後的剖面示意圖，其中剖面示意圖係對應第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣高於堆疊結構的頂面。參考第5圖，尤其是第5圖的剖視A-A’，每個堆疊結構210中的犧牲層208會被完全去除，直到絕緣層206的頂面被暴露。在移除犧牲層208的過程中，絕緣層206的一部分可以被稍微去除。此外，可以去除設置在堆疊結構210和浮置閘極224之間的隔離材料層212的一部分。移除犧牲層208及部分絕緣層206的方法例如為濕式蝕刻法或乾式蝕刻法，但不以此為限。藉由應用上述蝕刻製程，浮置閘極224的最上邊緣226會高於絕緣層206的頂面，並且浮置閘極224的內側壁224-1的一部分可以被暴露出。
第6圖為本揭露一些實施例在第5圖製程階段後的剖面示意圖，其中剖面示意圖係對應第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣被堆疊層覆蓋。參考第6圖，包括介電層228和導電層229的堆疊層227被形成在襯底200、堆疊結構210和穿隧介電層218上。因此，浮置閘極224的內側壁224-1、橫向側壁224-2和曲面側壁224-3可以被堆疊層227覆蓋。參考第6圖的剖
視A-A’，浮置閘極224的內側壁224-1的一部分與介電層228直接接觸。根據本揭露一些實施例，堆疊層227是共形層，其保形於介電層228下面的層的形狀。介電層228可以是單層或多層結構，介電層228的材料例如是氧化矽、氮化矽/氧化矽、其他高介電常數材料(k>4)或其他絕緣材料。例如，介電層228可以是包括依序堆疊的氧化矽/氮化矽/氧化矽的三層結構。其形成方法例如是化學氣相沉積法或其他全面性沉積法(blanket deposition)，但不限於此。導電層229的材料例如可以是摻雜多晶矽或多晶矽化物。導電層229的形成方法例如是化學氣相沉積法或其他全面性沉積法，但不限於此。
第7圖為本揭露一些實施例在第6圖製程階段後的剖面示意圖，其中剖面示意圖係對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且控制閘極被形成在浮置閘極的曲面側壁上。請參照第7圖的剖視A-A’，將設置在介電層228上的導電層229予以圖案化，以分別在堆疊結構210的相對兩側形成至少一控制閘極239和殘留導電層241。具體來說，控制閘極239和殘留導電層241是具有曲面外側壁的間隙壁形狀的結構。此外，控制閘極239可以分別被形成在第一記憶體單元區110和第二記憶體單元區112中，並且每個控制閘極239可以覆蓋對應的浮置閘極224的曲面側壁224-3。控制閘極239包括比浮置閘極224的最上邊緣226低的最上邊緣。此外，參考第7圖的剖視C-C’，介電層228和控制閘極239可以被設置在浮置閘極224的橫向側壁224-2上，並且可以延伸越過其下方的隔離結構102。在形成控制閘極239的過程中，堆疊結構210和浮置閘極224會被介電層228覆蓋。因此，介電層228可以用作保護層，以保護堆疊結構210和浮置閘極224的表面免受蝕刻製程造成的損壞。
在第7圖所示的製程階段之後，使用控制閘極239作為蝕刻遮罩，以進一步去除從控制閘極239暴露出的介電層228，然後可以在浮置閘極224和控制閘極結構240上形成抹除閘極結構236。相應的結構繪示於第8圖中以作為舉例。
第8圖為根據本揭露一些實施例對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中抹除閘覆蓋浮置閘極和控制閘極。參考第8圖的剖視A-A’，耦合介電層238被設置在浮置閘極224和控制閘極239之間，其形成方式為通過使用控制閘極239作為蝕刻遮罩，以去除覆蓋堆疊結構210和浮置閘極224的介電層228來形成。耦合介電層238的最上邊緣238-1與浮置閘極224的最上邊緣226橫向隔開。通過這樣的方式，浮置閘極224的最上邊緣226便不會被耦合介電層238覆蓋。耦合介電層238和控制閘極239可以構成非揮發性記憶體元件的控制閘極結構240。
在形成耦合介電層238之後，可以在每個堆疊結構210的一側形成至少一個汲極區，例如兩個汲極區域242。汲極區域242分別被設置在第一記憶體單元區110和第二記憶體單元區112中，它們可以在後續的製造步驟中通過通孔(through via)或接觸(contact)而彼此電耦合。汲極區域242的形成方法包括例如執行離子佈植製程。根據元件的設計，佈植的摻質可以是n型或p型摻質。源極區域222和汲極區域242的摻質和摻雜濃度可以相同，也可以不同。
在形成汲極區域242之後，參考第8圖的剖視A-A’，在浮置閘極224和控制閘極結構240上形成抹除閘極結構236。抹除閘極結構236可以是包括順序堆疊的抹除閘極介電層234和抹除閘極235的堆疊結構。抹除閘極結構236可以覆蓋浮置閘極224的外表面和控制閘極239的外表面。此外，抹除閘極結構236可以是從第一記憶體單元區110延伸到第二記憶體單元區112的連續層，並且填滿第一記憶體單元區110和第二記憶體單元區112之間的間隙(例如兩個相鄰浮置閘極224之間的間隙)。因此，抹除閘極結構236可以覆蓋至少兩個浮置閘極224和兩個控制閘極結構240。此外，浮置閘極224的內側壁224-1可以與抹除閘極結構236直接接觸，並且浮置閘極224的最上邊緣226可以嵌入至抹除閘極結構236中。由於抹除閘極結構236的寬度大於兩個浮置閘極224和兩個控制閘極239的底部寬度之
總和，所以即使記憶體單元的尺寸很小，仍可以更容易地製造抹除閘極結構236。
抹除閘極介電層234的材料例如是氧化矽或氮氧化矽。抹除閘極介電層234的形成方法例如是化學氣相沉積法。抹除閘極235的形成方法如下：在襯底200上形成導電層(未繪示)，然後圖案化此導電層。導電層的材料例如是摻雜多晶矽或多晶矽化物。當導電層的材料為摻雜多晶矽時，其形成方法包括，例如，在通過化學氣相沉積方法形成未摻雜多晶矽層之後，進行離子佈植步驟；或者執行化學氣相沉積方法搭配原位摻質佈植方法。將導電層圖案化的方法包括例如光微影製程和蝕刻製程。
參考第8圖的剖視B-B’，控制閘極239和抹除閘極結構236可以被設置在隔離結構102上。因此，控制閘極239可以被設置在抹除閘極結構236和隔離結構102之間。
參考第8圖的剖視C-C’，浮置閘極224的橫向側壁224-2的上部可以被抹除閘極結構236覆蓋，浮置閘極224的橫向側壁224-2的下部可以被控制閘極239覆蓋。由於控制閘極239的存在，延伸超過浮置閘極224的橫向側壁224-2的抹除閘極結構236的底面會分隔開於隔離結構102和穿隧介電層218。
根據本揭露一些實施例，可以在襯底200上進一步形成其他部件，例如通孔、位線、層間介電層等，並且可以進一步修改第8圖所示的結構。結果，可以獲得包括第8圖所示結構的非揮發性記憶體單元。根據本揭露一些實施例，非揮發性記憶體單元包括四個閘極，例如輔助閘極204、浮置閘極224、控制閘極239和抹除閘極235。控制閘極結構240可以被設置在襯底200和抹除閘極結構236之間。具體地，輔助閘極204可以作為字線，用於開啟/關閉輔助閘極204下的載子通道。浮置閘極224可用於儲存或捕獲電子，並因此確定記憶體單元的狀態，例如狀態“1”或狀態“0”。控制閘極239可使熱電子從載子通道穿隧到選定單元的浮置閘極224中。抹除閘極235可用於移除儲存在浮置閘極224中的電子。
根據第8圖所示的結構，由於抹除閘極結構236可以覆蓋兩個相鄰浮置閘極224的最上邊緣226，當抹除電壓被施加到抹除閘極結構236時，儲存在浮置閘極224中的電子可以從浮置閘極224的最上邊緣226穿隧到抹除閘極結構236中。因此，儲存在非揮發性記憶體元件的兩個相鄰記憶體單元中的資料可以被同時且有效地抹除。此外，由於控制閘極結構240可以進一步設置在浮置閘極224的橫向側壁上，所以延伸超過浮置閘極224的橫向側壁224-2的抹除閘極結構236的底面會與穿隧介電層218分隔開。通過在浮置閘極224的橫向側壁224-2上形成控制閘極結構240，減少了抹除閘極結構236和浮置閘極224的橫向側壁224-2之間的重疊面積，這代表可以相應地減少抹除閘極結構236和浮置閘極224之間的耦合電容。在抹除操作期間，由於儲存在浮置閘極224中的電子主要會從浮置閘極224的最上邊緣226穿隧到抹除閘極結構236中，抹除閘極結構236和浮置閘極224的橫向側壁224-2之間的減小的重疊面積便能有效地提高抹除效率並降低所需的抹除電壓。
根據本揭露一些實施例，提供了一種非揮發性記憶體元件，且非揮發性記憶體元件的結構可以相同、相似或源自第8圖所示的結構。非揮發性記憶體元件包括設置在記憶體單元區域110、112中的至少一個記憶體單元，並且此至少一個記憶體單元110、112包括襯底200、堆疊結構210、穿隧介電層218、浮置閘極224、控制閘極結構240和抹除閘極結構236。堆疊結構210設置在襯底200上，且包括依序堆疊的閘極介電層202、輔助閘極204和絕緣層206。穿隧介電層218設置在堆疊結構210一側的襯底200上。浮置閘極224設置在穿隧介電層218上，並包括最上邊緣226和曲面側壁224-3。控制閘極結構240覆蓋浮置閘極224的曲面側壁224-3。抹除閘極結構236覆蓋浮置閘極224和控制閘極結構240，並且浮置閘極224的最上邊緣226嵌入至抹除閘極結構236中。
第9圖是包括第8圖所示結構的非揮發性記憶體元件的俯視示意圖，
其中沿著第9圖的剖線A-A’、B-B’和C-C’截取的剖面圖可以對應於第8圖的剖視A-A’、B-B’和C-C’。參考第9圖，非揮發性記憶體元件包括分別被容納在第一、第二、第三和第四記憶體單元區域110、112、114和116中的四個記憶體單元。第一記憶體單元區域110中的結構和第二記憶體單元區域112中的結構彼此鏡像對稱，並且第三記憶體單元區域114中的結構和第四記憶體單元區域116中的結構彼此鏡像對稱。控制閘極結構240可以沿著y方向延伸，且控制閘極結構240的數量可以是至少兩個。因此，控制閘極結構240中的其中一者可以沿著y方向從第一記憶體單元區域110延伸到第三記憶體單元區域114，而控制閘極結構240中的另一者可以沿著y方向從第二記憶體單元區域112延伸到第四記憶體單元區域116。由於每個控制閘極結構240會沿y方向延伸，控制閘極結構240的一部分可以覆蓋浮置閘極224，而控制閘極結構240的其他部分可以覆蓋位於兩個相鄰浮置閘極224之間的隔離結構102。關於抹除閘極結構236，抹除閘極結構236可以沿著y方向延伸，並且覆蓋第一、第二、第三和第四記憶體單元區域110、112、114、116中的下層控制閘極結構240。此外，兩個相鄰浮置閘極224之間的間隙可以被抹除閘極結構236填滿。
在下文中，進一步描述了本揭露的多個替代實施例，且為了簡潔起見，下文僅描述了這些實施例之間的主要差異。
第10圖為根據本揭露一些替代實施例在第6圖製程階段後的剖面示意圖，其中兩個相鄰的控制閘極被合併在一起。參考第10圖的剖視A-A’，第10圖所示的結構類似於第7圖所示的結構，主要區別在於位於第一記憶體單元區域110和第二記憶體單元區域112的邊界處的控制閘極239會被合併在一起，而形成合併後的控制閘極249。參考第10圖的剖視B-B’，合併後的控制閘極249可以被直接設置在源極區域222上。參考第10圖的剖視C-C’，合併後的控制閘極249可以延伸越過其下方的隔離結構102。
第11圖為根據本揭露一些替代實施例對應至第9圖的剖線A-A’、剖線B-B’和剖線C-C’的非揮發性記憶體元件的剖面示意圖，其中抹除閘極覆蓋浮置閘極和合併後的控制閘極。參考第11圖的剖視A-A’和剖視B-B’，第11圖所示的結構類似於第8圖所示的結構，主要區別在於合併後的控制閘極249被設置在源極區域222和抹除閘極結構236之間，合併後的控制閘極249和耦合介電層238可以構成非揮發性記憶體元件的控制閘極結構240。通過合併兩個相鄰的控制閘極239，可以使得合併後的控制閘極249具有增加的寬度。因此，合併後的控制閘極249的電阻可以被減小，且在非揮發性記憶體元件的編程操作期間，記憶體單元區域110、112中的記憶體單元可以被更有效地編程。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
102:隔離結構
110:第一記憶體單元區域
112:第二記憶體單元區域
200:襯底
211:第一側壁
213:第二側壁
218:穿隧介電層
222:源極區域
224:浮置閘極
224-1:內側壁
224-2:橫向側壁
226:最上邊緣
234:抹除閘極介電層
235:抹除閘極
236:抹除閘極結構
238:耦合介電層
238-1:最上邊緣
239:控制閘極
240:控制閘極結構
242:汲極區域
Claims (19)
- 一種非揮發性記憶體元件，包括至少一記憶體單元，其中該至少一記憶體單元包括：一襯底；一堆疊結構，設置在該襯底上，且包括依序堆疊的一閘極介電層、一輔助閘極和一絕緣層；一穿隧介電層，設置在該堆疊結構一側的該襯底上；一浮置閘極，設置在該穿隧介電層上，且包括一最上邊緣和一曲面側壁；一控制閘極結構，覆蓋該浮置閘極的該曲面側壁，其中該控制閘極結構包括一最上邊緣，該控制閘極結構的該最上邊緣低於該浮置閘極的該最上邊緣；以及一抹除閘極結構，覆蓋該浮置閘極和該控制閘極結構，其中該浮置閘極的該最上邊緣被嵌入於該抹除閘極結構中。
- 如請求項1所述的非揮發性記憶體元件，其中，該浮置閘極還包括二橫向側壁，分別連接到該曲面側壁的二邊緣，該控制閘極結構還被設置在該抹除閘極結構和該襯底之間的該些橫向側壁上。
- 如請求項1所述的非揮發性記憶體元件，其中，該浮置閘極還包括面向該堆疊結構的一內側壁，其中該抹除閘極結構覆蓋該浮置閘極的該內側壁。
- 如請求項1所述的非揮發性記憶體元件，其中，該浮置閘極的該最上邊緣高於該絕緣層的一頂面。
- 如請求項1所述的非揮發性記憶體元件，其中，該控制閘極結構包括順序堆疊的一耦合介電層和一控制閘極，且該耦合介電層與該浮置閘極的該最上邊緣分隔開。
- 如請求項5所述的非揮發性記憶體元件，其中，該控制閘極包括一曲面側壁。
- 如請求項6所述的非揮發性記憶體元件，其中，該控制閘極的該曲面側壁完全被該抹除閘極結構覆蓋。
- 如請求項1所述的非揮發性記憶體元件，其中，該抹除閘極結構的一寬度大於該浮置閘極的一底面的一寬度。
- 如請求項1所述的非揮發性記憶體元件，其中，該抹除閘極結構還覆蓋該輔助閘極的一部分。
- 如請求項1所述的非揮發性記憶體元件，其中，該抹除閘極結構的一最下表面低於該輔助閘極的一頂面。
- 如請求項1所述的非揮發性記憶體元件，其中，該至少一記憶體單元包括一第一記憶體單元和一第二記憶體單元，且該第一記憶體單元和該第二記憶體單元中的每一個包括該堆疊結構、該浮置閘極和該控制閘極結構，其中該抹除閘極結構覆蓋該第一記憶體單元的該控制閘極結構和該第二記憶體單元的該控制閘極結構。
- 如請求項11所述的非揮發性記憶體元件，其中，該第一記憶體單元和該第二記憶體單元彼此間鏡像對稱。
- 如請求項11所述的非揮發性記憶體元件，其中，該抹除閘極結構填滿該第一記憶體單元的該浮置閘極和該第二記憶體單元的該浮置閘極之間的一間隙。
- 如請求項11所述的非揮發性記憶體元件，其中，該非揮發性記憶體元件還包括由該第一記憶體單元和該第二記憶體單元共享的一源極區域，且該源極區域被該抹除閘極結構覆蓋。
- 如請求項11所述的非揮發性記憶體元件，其中，該第一記憶體單元的該控制閘極結構與該第二記憶體單元的該控制閘極結構合併。
- 如請求項1所述的非揮發性記憶體元件，還包括設置在該襯底中的一隔離結構，其中該控制閘極結構還包括設置在該隔離結構上的一部分，且該抹除閘極結構還包括設置在該隔離結構上的一部分，其中該控制閘極結構的該部分被設置在該隔離結構和該抹除閘極結構的該部分之間。
- 如請求項16所述的非揮發性記憶體元件，其中，該輔助閘極還包括設置在該隔離結構上的一部分，且該輔助閘極的該部分的一側壁被設置在該隔離結構上的該抹除閘極結構的該部分覆蓋。
- 如請求項1所述的非揮發性記憶體元件，其中，該至少一記憶體單元包括一第一記憶體單元和一第三記憶體單元，且該第一記憶體單元和該第三記憶體單元共享該堆疊結構、該控制閘極結構和該抹除閘極結構。
- 如請求項18所述的非揮發性記憶體元件，其中，該控制閘極結構係為在該第一記憶體單元和該第三記憶體單元之間延伸的一連續結構。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/709,370 US20230320088A1 (en) | 2022-03-30 | 2022-03-30 | Non-volatile memory device |
| US17/709,370 | 2022-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202338998A TW202338998A (zh) | 2023-10-01 |
| TWI823398B true TWI823398B (zh) | 2023-11-21 |
Family
ID=88192926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111118713A TWI823398B (zh) | 2022-03-30 | 2022-05-19 | 非揮發性記憶體元件 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230320088A1 (zh) |
| JP (1) | JP2023152940A (zh) |
| CN (1) | CN116896886A (zh) |
| TW (1) | TWI823398B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130313626A1 (en) * | 2012-05-23 | 2013-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for Non-Volatile Memory Cells |
| TW201633319A (zh) * | 2015-03-10 | 2016-09-16 | 物聯記憶體科技股份有限公司 | 非揮發性記憶體及其抹除方法 |
| TW201644037A (zh) * | 2015-06-12 | 2016-12-16 | 物聯記憶體科技股份有限公司 | 非揮發性記憶體及其製造方法 |
| TW201839770A (zh) * | 2017-04-24 | 2018-11-01 | 物聯記憶體科技股份有限公司 | 具有字元抹除與減少寫入干擾的非揮發性記憶體裝置 |
| US20210384205A1 (en) * | 2019-04-30 | 2021-12-09 | Shanghai Huali Microelectronics Corporation | Semiconductor structure of split gate flash memory cell |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100267769B1 (ko) * | 1997-12-29 | 2000-10-16 | 김영환 | 비휘발성 메모리 소자의 제조방법 |
| US6248631B1 (en) * | 1999-10-08 | 2001-06-19 | Macronix International Co., Ltd. | Method for forming a v-shaped floating gate |
| TW589720B (en) * | 2003-07-10 | 2004-06-01 | Powerchip Semiconductor Corp | Split gate flash memory and manufacturing method thereof |
| US8101477B1 (en) * | 2010-09-28 | 2012-01-24 | Infineon Technologies Ag | Method for making semiconductor device |
| US9761596B2 (en) * | 2015-02-02 | 2017-09-12 | Iotmemory Technology Inc. | Non-volatile memory and manufacturing method thereof |
| CN106206588B (zh) * | 2015-04-30 | 2019-08-06 | 物联记忆体科技股份有限公司 | 非易失性存储器 |
| TWI594378B (zh) * | 2015-05-04 | 2017-08-01 | 北京芯盈速騰電子科技有限責任公司 | 非揮發性記憶體單元及其製作方法 |
| CN204792794U (zh) * | 2015-07-07 | 2015-11-18 | 物联记忆体科技股份有限公司 | 非易失性存储器 |
| US9859291B2 (en) * | 2015-08-03 | 2018-01-02 | Iotmemory Technology Inc. | Non-volatile memory and manufacturing method thereof |
| DE102017125541B4 (de) * | 2017-06-30 | 2020-02-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtung mit Speicherzellenbereich und Schaltungsbereichen sowie Verfahren zu deren Herstellung |
| TWI700819B (zh) * | 2018-11-09 | 2020-08-01 | 物聯記憶體科技股份有限公司 | 非揮發性記憶體及其製造方法 |
| US20230232623A1 (en) * | 2022-01-18 | 2023-07-20 | Iotmemory Technology Inc. | Method of manufacturing non-volatile memory device |
-
2022
- 2022-03-30 US US17/709,370 patent/US20230320088A1/en active Pending
- 2022-05-19 TW TW111118713A patent/TWI823398B/zh active
-
2023
- 2023-01-13 CN CN202310064239.4A patent/CN116896886A/zh active Pending
- 2023-03-29 JP JP2023053034A patent/JP2023152940A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130313626A1 (en) * | 2012-05-23 | 2013-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for Non-Volatile Memory Cells |
| TW201633319A (zh) * | 2015-03-10 | 2016-09-16 | 物聯記憶體科技股份有限公司 | 非揮發性記憶體及其抹除方法 |
| TW201644037A (zh) * | 2015-06-12 | 2016-12-16 | 物聯記憶體科技股份有限公司 | 非揮發性記憶體及其製造方法 |
| TW201839770A (zh) * | 2017-04-24 | 2018-11-01 | 物聯記憶體科技股份有限公司 | 具有字元抹除與減少寫入干擾的非揮發性記憶體裝置 |
| US20210384205A1 (en) * | 2019-04-30 | 2021-12-09 | Shanghai Huali Microelectronics Corporation | Semiconductor structure of split gate flash memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202338998A (zh) | 2023-10-01 |
| JP2023152940A (ja) | 2023-10-17 |
| US20230320088A1 (en) | 2023-10-05 |
| CN116896886A (zh) | 2023-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7473611B2 (en) | Methods of forming non-volatile memory cells including fin structures | |
| US8269266B2 (en) | Semiconductor device and a method of manufacturing the same | |
| JP3512976B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100554516B1 (ko) | 반도체 장치의 제조 방법 | |
| US8592273B2 (en) | Method of manufacturing nonvolatile memory device | |
| JP6998267B2 (ja) | 半導体装置およびその製造方法 | |
| TWI700819B (zh) | 非揮發性記憶體及其製造方法 | |
| KR100766233B1 (ko) | 플래쉬 메모리 소자 및 그의 제조 방법 | |
| US7049189B2 (en) | Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations | |
| JP2000286349A (ja) | 半導体装置およびその製造方法 | |
| JP2005524990A (ja) | 失われた窒化物スペーサによって規定されたフローティングゲートトランジスタにおける超小型の薄いウインドウ | |
| KR20070049731A (ko) | 플래시 메모리 및 그 제조방법 | |
| TWI815380B (zh) | 非揮發性記憶體元件的製造方法 | |
| TWI823398B (zh) | 非揮發性記憶體元件 | |
| US7358559B2 (en) | Bi-directional read/program non-volatile floating gate memory array, and method of formation | |
| RU2807966C1 (ru) | Устройство энергонезависимой памяти | |
| TWI845109B (zh) | 非揮發性記憶體元件 | |
| TW201025580A (en) | Flash memory device and method of manufacturing the same | |
| US7579239B2 (en) | Method for the manufacture of a non-volatile memory device and memory device thus obtained | |
| US7585746B2 (en) | Process integration scheme of SONOS technology | |
| RU2790414C1 (ru) | Способ производства энергонезависимого запоминающего устройства | |
| US20070001215A1 (en) | Non-volatile memory device having a floating gate and method of forming the same | |
| TW202434053A (zh) | 非揮發性半導體元件及其製作方法 | |
| JP2010258250A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2008251665A (ja) | 不揮発性半導体記憶装置 |