KR20090096874A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20090096874A
KR20090096874A KR1020080021950A KR20080021950A KR20090096874A KR 20090096874 A KR20090096874 A KR 20090096874A KR 1020080021950 A KR1020080021950 A KR 1020080021950A KR 20080021950 A KR20080021950 A KR 20080021950A KR 20090096874 A KR20090096874 A KR 20090096874A
Authority
KR
South Korea
Prior art keywords
gate
forming
pattern
contact hole
contact plug
Prior art date
Application number
KR1020080021950A
Other languages
English (en)
Other versions
KR100941865B1 (ko
Inventor
전유남
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080021950A priority Critical patent/KR100941865B1/ko
Priority to US12/399,271 priority patent/US7851290B2/en
Publication of KR20090096874A publication Critical patent/KR20090096874A/ko
Application granted granted Critical
Publication of KR100941865B1 publication Critical patent/KR100941865B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 본 발명은 게이트 패턴에 금속막이 포함되더라도 접합영역과 연결되는 콘택 플러그의 매립특성을 향상시킬 수 있으면서 데이터 유지 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조방법은 게이트 하부 패턴 및 게이트 하드 마스크 패턴이 순차적으로 적층된 반도체 기판이 제공되는 단계, 게이트 하부 패턴 양측의 반도체 기판에 접합 영역을 형성하는 단계, 하드 마스크 패턴 및 접합 영역이 형성된 반도체 기판상에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막에 접합 영역을 노출시키는 콘택홀을 형성하는 단계, 하드 마스크 패턴을 제거하여 상기 게이트 하부 패턴을 노출시키는 게이트 트랜치를 형성하는 단계, 게이트 트랜치에 금속막을 포함하는 게이트 상부 패턴을 형성하고, 콘택홀에 제1 콘택 플러그를 형성하는 단계를 포함한다.
텅스텐 이상 산화, 저저항 배선, 콘택 플러그 매립 특성

Description

반도체 소자의 제조방법{Manufacturing method of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 게이트 패턴에 금속막이 포함되더라도 접합영역과 연결되는 콘택 플러그의 매립특성을 향상시킬 수 있으면서 데이터 유지 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자를 구성하는 각종 패턴들이 미세화되고 있는 추세이다. 이러한 패턴들의 미세화는 반도체 소자에 포함된 도전 패턴의 저항값을 증가시키므로 반도체 소자의 고집적화에는 한계가 있다. 이러한 한계를 극복하기 위하여 최근에는 도전 패턴으로 텅스텐(W) 등과 같이 비저항이 낮은 금속막을 도입하는 방안이 제안되었다.
게이트 절연막, 플로팅 게이트 전극, 유전체막 및 콘트롤 게이트 전극이 순차적으로 적층된 낸드 플래시 소자의 게이트 패턴에 금속막을 도입하는 경우, 금속막은 콘트롤 게이트 전극용 폴리 실리콘막상에 형성된다. 즉, 콘트롤 게이트 전극 은 폴리 실리콘막 및 금속막의 적층 구조로 형성된다. 이러한 구조의 게이트 패턴을 형성하기 위해서는 먼저, 게이트 절연막, 플로팅 게이트 전극용 폴리 실리콘막 및 소자 분리막이 형성된 반도체 기판 상에 유전체막, 콘트롤 게이트 전극용 폴리 실리콘막 및 도전막을 순차적으로 형성한다. 이후, 도전막, 콘트롤 게이트 전극용 폴리 실리콘막, 유전체막 및 플로팅 게이트 전극용 폴리 실리콘막을 식각함으로써 게이트 패턴이 형성된다. 이 때, 게이트 패턴의 측벽은 식각 공정으로부터 손상된 상태이므로 반도체 소자의 데이터 유지 특성 저하를 막기 위해 열을 가하여 손상된 부분을 제거하기 위한 재산화 공정을 진행해야 한다. 그러나 재산화 공정 진행을 위한 열에 의해 도전막이 급격하게 부피 팽창하면서 산화되어(Abnormal oxidation) 반도체 소자의 불량을 유발할 수 있으므로 도전막이 도입된 경우 재산화 공정을 실시하기 어렵다. 이를 해결하기 위한 방안으로 폴리 실리콘막의 측벽만을 산화시키는 선택적 산화 공정이 제안되었다. 그러나 선택적 산화 공정을 도입하더라도, 반도체 소자의 데이터 유지 특성의 문제를 해결하지 못하고 있는 실정이다.
한편, 게이트 패턴이 형성된 후, 게이트 패턴 양측의 반도체 기판에는 접합 영역이 형성되고, 게이트 패턴 및 접합 영역을 포함한 반도체 기판 상에 층간 절연막이 형성된다. 이 후 층간 절연막을 관통하여 접합영역을 노출시키는 콘택홀을 형성하고 콘택홀 내부를 도전물질로 매립하여 콘택 플러그를 형성한다. 이후 콘택 플러그를 통해 접합영역에 전기적으로 연결된 금속 배선이 층간 절연막 상에 형성된다. 여기서, 콘택 플러그는 도전 물질로 콘택홀을 매립하는 과정에서 보이 드(void) 발생이 없어야만 안정적으로 형성될 수 있다. 이와 같이 도전 물질로 콘택홀을 매립할 때 보이드 발생없이 용이하게 매립하기 위해서는 콘택홀의 종횡비가 낮을수록 좋다. 그러나 고집적화에 따라 콘택홀의 폭이 감소될 뿐 아니라, 도전막이 도입된 경우 콘택홀의 높이가 도전막의 높이만큼 더 증가하기 때문에 콘택홀의 종횡비가 현저히 증가하여 콘택홀 내부를 콘택 플러그로 완전히 매립하지 못하는 문제가 발생한다.
본 발명은 게이트 패턴에 금속막이 포함되더라도 접합영역과 연결되는 콘택 플러그의 매립특성을 향상시킬 수 있으면서 데이터 유지 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은 게이트 하부 패턴 및 게이트 하드 마스크 패턴이 순차적으로 적층된 반도체 기판이 제공되는 단계, 게이트 하부 패턴 양측의 반도체 기판에 접합 영역을 형성하는 단계, 하드 마스크 패턴 및 접합 영역이 형성된 반도체 기판상에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막에 접합 영역을 노출시키는 콘택홀을 형성하는 단계, 하드 마스크 패턴을 제거하여 상기 게이트 하부 패턴을 노출시키는 게이트 트랜치를 형성하는 단계, 게이트 트랜치에 금속막을 포함하는 게이트 상부 패턴을 형성하고, 콘택홀에 제1 콘택 플러그를 형성하는 단계를 포함한다.
또한 본 발명에 따른 반도체 소자의 제조방법은 게이트 하부 패턴 양측의 반도체 기판에 접합 영역을 형성하는 단계 이 후, 접합 영역을 포함한 상기 반도체 기판의 표면을 따라 SAC 질화막을 형성하는 단계를 더 포함한다.
게이트 상부 패턴 및 제1 콘택 플러그는 동시에 형성된다.
게이트 하부 패턴은 순착적으로 적층된 게이트 절연막, 플로팅 게이트용 도 전막, 유전체막, 및 콘트롤 게이트용 폴리 실리콘막을 포함한다.
접합영역은 낸드 플래시 메모리의 드레인 셀렉트 트랜지스터 영역에 형성된 드레인 영역과, 낸드 플래시 메모리의 소스 셀렉트 트랜지스터 영역에 형성된 소스 영역을 포함한다.
콘택홀은 드레인 영역을 노출시키는 드레인 콘택홀과, 소스 영역을 노출시키는 소스 콘택홀을 포함하고, 콘택 플러그는 드레인 콘택홀에 형성된 제1 드레인 콘택 플러그와, 소스 콘택홀에 형성된 소스 셀렉트 라인을 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 제1 드레인 콘택 플러그 및 소스 셀렉트 라인이 형성된 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막에 제1 드레인 콘택 플러그에 연결된 제2 콘택 플러그를 형성하는 단계, 및 제2 콘택 플러그에 연결된 비트 라인을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 게이트 하부 패턴 및 게이트 하드 마스크 패턴이 순차적으로 적층된 반도체 기판이 제공되는 단계 이 후, 게이트 하부 패턴의 측벽의 손상을 제거하기 위한 재산화 공정을 실시하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은 게이트 하부 패턴 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계 이 후, 게이트 하부 패턴 및 상기 하드 마스크 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함할 수 있다.
스페이서는 산화물을 포함하는 것이 바람직하다.
하드 마스크 패턴은 질화물을 포함하고, 제1 층간 절연막은 산화물을 포함하 는 것이 바람직하다.
게이트 트랜치에 금속막을 포함하는 게이트 상부 패턴을 형성하고, 콘택홀에 제1 콘택 플러그를 형성하는 단계는 게이트 트랜치 및 콘택홀을 매립하도록 금속물질을 형성하는 단계, 및 금속물질이 게이트 트랜치 및 콘택홀 내에 남도록 제1 층간 절연막 상에 형성된 금속 물질을 제거하는 단계를 포함한다.
게이트 상부 패턴 및 콘택 플러그는 텅스텐을 포함하는 것이 바람직하다.
본 발명은 게이트 패턴에 포함된 막들 중 금속막을 제외한 다른 막들을 증착하고 패터닝 한 후, 게이트 패턴의 최상층에 금속막이 형성될 영역을 정의하는 트랜치를 형성하고 그 트랜치 내부에 게이트 패턴의 금속막을 형성하므로 금속막 형성 전 재산화 공정 등의 열 공정을 실시할 수 있다. 이에 따라 본 발명은 반도체 소자의 데이터 유지 특성을 향상시킬 수 있다. 또한 본 발명은 게이트 패턴에 금속막을 도입할 수 있으므로 게이트 패턴의 로딩 문제를 개선할 수 있다.
또한 본 발명은 접합 영역과 연결된 콘택 플러그를 게이트 패턴의 금속막과 동시에 형성시킬 수 있어서 게이트 패턴의 금속막을 다른 게이트 패턴의 막들과 다른 공정을 통해 형성하더라도 공정이 복잡화되지 않는다. 그리고 본 발명은 콘택 플러그를 형성하기 위한 도전물질 매립시 채워야 할 콘택홀의 종횡비가 게이트 패턴의 금속막 높이만큼 줄어들게 되므로 콘택 플러그의 매립특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 나타내는 도면이다. 이하, 도 1a 내지 도 1f는 낸드 플래시 메모리 소자를 예로 들어 도시한 것이다. 낸드 플래시 메모리 소자는 다수의 스트링을 포함한다. 하나의 스트링은 직렬로 연결된 다수의 메모리 셀들, 다수의 메모리 셀들을 사이에 두고 메모리 셀의 양단에 접속된 셀렉트 트랜지스터를 포함한다. 셀렉트 트랜지스터 중 하나는 드레인 셀렉트 트랜지스터이고, 나머지 하나는 소스 셀렉트 트랜지스터이다.
도 1a를 참조하면, 게이트 절연막(103) 및 제1 폴리 실리콘막(105)이 형성된 반도체 기판(101) 상에 유전체막(107), 제2 폴리 실리콘막(109)을 순차적으로 형성하고, 제2 폴리 실리콘막(109) 상에 게이트 하드 마스크 패턴(111)을 형성한다. 이 때, 게이트 절연막(103) 및 제1 폴리 실리콘막(105)은 라인 형태로 패터닝된 상태이다. 게이트 하드 마스크 패턴(111)은 질화막으로 이루어지는 것이 바람직하며, 게이트 하부 패턴(110)이 형성될 영역을 정의한다. 이러한 게이트 하드 마스 크 패턴(111)들 사이에 노출된 제2 폴리 실리콘막(109)을 식각하고 그 하부의 유전체막(107), 제1 폴리 실리콘막(105)을 식각한다. 이 때, 게이트 절연막(103)이 더 식각될 수 있다. 게이트 하드 마스크 패턴(111)에 의해 라인 형태였던 게이트 절연막(103)과 제1 폴리 실리콘막(105)은 독립된 다수의 패턴으로 분리되며, 유전체막(107)과 제2 폴리 실리콘막(109)은 라인 형태였던 게이트 절연막(103)과 제1 폴리 실리콘막(105)과 교차되는 방향으로 라인 형태로 형성된다. 이에 따라 반도체 기판(101) 상에는 게이트 절연막(103), 제1 폴리 실리콘막(105), 유전체막(107), 및 제2 폴리 실리콘막(109)을 포함하는 게이트 하부 패턴(110)과, 게이트 하드 마스크 패턴(111)이 순차적으로 적층된다. 이 때, 소스 및 드레인 셀렉트 트랜지스터 영역의 게이트 하부 패턴(110)에 포함된 유전체막(107)에는 제1 폴리 실리콘막(105)을 노출시키는 콘택홀이 형성된다. 유전체막(107)에 형성된 콘택홀에 의해 제2 폴리 실리콘막(109)은 제1 폴리 실리콘막(105)과 전기적으로 연결된다. 이러한 구조는 소스 셀렉트 트랜지스터 영역의 게이트 하부 패턴(110)과 동일하다.
한편, 반도체 기판(101)의 소자 분리영역에는 제1 폴리 실리콘막(105)과 교차되는 방향으로 소자 분리막(미도시)이 더 형성된 상태이다. 이러한 소자 분리막(미도시)은 게이트 절연막(103) 및 제1 폴리 실리콘막(105)이 라인 형태로 형성되기 전 또는 게이트 절연막(103) 및 제1 폴리 실리콘막(105)이 라인 형태로 패터닝된 후 형성될 수 있다.
제1 폴리 실리콘막(105)은 메모리 셀의 플로팅 게이트용 도전막이다.
유전체막(107)은 제1 산화막, 질화막 및 제2 산화막이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 이루어질 수 있다.
제2 폴리 실리콘막(109)은 콘트롤 게이트용 도전막이다.
이 후, 식각 공정 중 게이트 하부 패턴(110)의 측벽에 발생한 손상을 제거하기 위해 재산화 공정을 진행한다. 본 발명에 따른 게이트 하부 패턴(110)에는 비저항이 낮은 텅스텐(W) 등의 금속막이 형성되지 않은 상태이므로 온도의 제한없이 재산화 공정을 진행하여도 이상 산화 등의 현상이 발생하지 않는다. 이와 같이 본 발명은 온도의 제한없이 재산화 공정을 진행할 수 있게 되어 데이터 유지 특성저하를 방지할 수 있다.
이 후, 게이트 하부 패턴(110) 및 게이트 하드 마스크 패턴(111)을 마스크로 이온을 주입하여 게이트 하부 패턴(110) 양측의 반도체 기판(101a)에 접합 영역(101a)을 형성한다.
이와 같이 게이트 하부 패턴(110) 및 게이트 하드 마스크 패턴(111)의 측벽을 포함한 반도체 기판(101) 상에 스페이서막을 형성한 후, 에치백(etch-back) 등의 공정으로 스페이서막을 식각하여 게이트 하부 패턴(110) 및 게이트 하드 마스크 패턴(111)의 측벽에 스페이서(113)를 형성한다. 여기서 스페이서(113)는 산화물을 이용하여 형성하는 것이 바람직하다. 게이트 하부 패턴(110) 사이의 간격이 드레인 셀렉트 트랜지스터 영역 및 소스 셀렉트 트랜지스터 영역에 비해 상대적으로 좁은 메모리 셀 영역에서 스페이서(113)는 게이트 하드 마스크 패턴(111) 및 게이트 하부 패턴(110) 사이의 공간을 완전히 매립할 수 있다. 반면, 게이트 하부 패턴(110) 사이의 간격이 상대적으로 넓은 드레인 셀렉트 트랜지스터 영역 및 소스 셀렉트 트랜지스터 영역에서 스페이서(113)는 게이트 하드 마스크 패턴(111) 및 게이트 하부 패턴(110) 사이의 공간을 매립하지 않도록 형성된다.
도 1b를 참조하면, 스페이서(113) 및 게이트 하드 마스크 패턴(111)을 포함하는 반도체 기판(101)의 전체 표면에 SAC(Self Align Contact) 질화막(115)을 증착하고, SAC 질화막(115) 상에 제1 층간 절연막(117)을 증착한다. 제1 층간 절연막(117)은 스페이서(113) 사이의 공간이 매립되도록 형성된 후, 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함)공정을 이용하여 평탄화된다. SAC 질화막(115)은 후속 콘택홀 형성 공정시 식각 정지막 역할을 한다. CMP 공정 완료 후에는 게이트 하드 마스크 패턴(111) 상부의 SAC 질화막(115)이 노출된다.
도 1c를 참조하면, 제1 층간 절연막(117)에 접합 영역(101a)을 노출시키는 제1 드레인 콘택홀(119a) 및 소스 콘택홀(119b)을 형성한다.
제1 드레인 콘택홀(119a) 및 소스 콘택홀(119b) 형성과정을 상세히 하면, 먼저 SAC 질화막(115) 및 제1 층간 절연막(117)이 형성된 반도체 기판(101) 상에 소스/드레인 콘택 하드 마스크 패턴을 형성한다. 여기서, 제1 층간 절연막(117)은 산화물을 이용하여 형성하는 것이 바람직하다.
소스/드레인 콘택 하드 마스크 패턴은 제1 드레인 콘택홀(119a) 및 소스 콘택홀(119b)이 형성될 영역을 정의한다. 소스/드레인 콘택 하드 마스크 패턴 사이에서 노출된 제1 층간 절연막(117)은 식각 공정으로 식각되어 제1 층간 절연막(117)에 제1 드레인 콘택홀(119a) 및 소스 콘택홀(119b)이 형성된다. 제1 드레 인 콘택홀(119a)은 드레인 셀렉트 트랜지스터 영역에 형성되며, 제1 드레인 콘택홀(119a)에 의해 노출된 접합영역(101a)은 드레인 영역이다. 소스 콘택홀(119b)은 소스 셀렉트 트랜지스터 영역에 라인 형태로 형성된다. 이에 따라 하나의 소스 콘택홀(119b)에 의해 다수의 접합영역(101a)들이 일렬로 노출되며, 소스 콘택홀(119b)에 의해 노출되는 접합영역(101a)은 소스 영역이다. 이 후 소스/드레인 콘택 하드 마스크 패턴을 제거한다. 이와 같이 본 발명에 따른 제1 드레인 콘택홀(119a) 및 소스 콘택홀(119b)은 게이트 하드 마스크 패턴(111) 및 제2 폴리 실리콘막(109) 사이에 금속막이 형성되지 않은 상태에서 형성되므로 종래보다 낮은 높이로 형성되므로 종래보다 낮은 종횡비를 갖는다.
도 1d를 참조하면, 제1 드레인 콘택홀(119a) 사이 및 소스 콘택홀(119b) 사이에 형성된 SAC 질화막(115)과, 게이트 하드 마스크 패턴(111)을 제거한다. 이때, SAC 질화막(115) 및 게이트 하드 마스크 패턴(111)은 질화물로 형성되므로 질화물을 선택적으로 식각할 수 있는 인산을 이용하여 SAC 질화막(115) 및 게이트 하드 마스크 패턴(111)을 식각한다. 게이트 하드 마스크 패턴(111)이 제거된 영역에는 게이트 트랜치(121)가 형성된다. 게이트 트랜치(121)는 게이트 하부 패턴(110)의 제2 폴리 실리콘막(109)을 노출시키며 금속막이 형성될 영역을 정의한다.
도 1e를 참조하면, 게이트 트랜치(121) 내에 금속막을 포함하는 게이트 상부 패턴(125)이 형성되고, 콘택홀(119) 내에 콘택 플러그(123a, 123b)가 형성된다.
게이트 상부 패턴(125) 및 콘택 플러그(123a, 123b)는 게이트 트랜치(121) 및 콘택홀(119a, 119b) 내부를 금속물질로 매립한 후, 게이트 트랜치(121) 및 콘택 홀(119a, 119b) 내부에만 금속 물질이 남도록 CMP 공정 또는 에치백 공정으로 불필요한 금속물질을 제거함으로써 형성된다. 여기서 이용되는 금속 물질은 저저항 배선을 위한 것으로서 비저항이 작은 텅스텐(W)을 포함한다.
이와 같이 본 발명은 금속막을 포함하는 게이트 상부 패턴(125)을 콘택 플러그(123a, 123b)와 동시에 형성할 수 있으므로 게이트 상부 패턴(125)을 형성하기 위해 복잡한 공정을 추가하지 않아도 된다. 또한 본 발명에 따른 콘택 플러그(123a, 123b) 형성시, 도 1c에서 상술한 바와 같이 종래보다 낮은 종횡비를 갖는 콘택홀(119a, 119b) 내부를 매립하면 되므로 콘택 플러그(123a, 123b)의 매립특성이 향상된다. 여기서, 드레인 셀렉트 트랜지스터 영역에 형성되는 콘택 플러그는 제1 드레인 콘택 플러그(123a)가 되며, 소스 셀렉트 트랜지스터 영역에 형성되는 콘택 플러그는 소스 셀렉트 라인(123b)이 된다. 게이트 상부 패턴(125) 및 콘택 플러그(123a, 123b) 형성 시, 게이트 상부 패턴(125) 및 콘택 플러그(123a,123b)를 포함하는 반도체 기판(101)의 전체 구조 표면을 평탄화시킨다.
도 1f를 참조하면, 콘택 플러그(123)를 형성한 후, 제2 드레인 콘택 플러그 및 비트 라인(131)등을 포함하는 상부구조를 형성하는 후속 공정을 진행한다.
즉, 콘택 플러그(123)가 형성된 반도체 기판(101) 상에 제2 층간 절연막(127)을 형성한 후, 제1 드레인 콘택 플러그(123a)에 연결된 제2 드레인 콘택 플러그(129)를 제2 층간 절연막(127)에 형성한다. 이 후, 제2 드레인 콘택 플러그에 연결된 비트 라인(131)을 형성한다. 이와 같이 드레인 콘택 플러그를 제1 드레인 콘택 플러그(123a) 형성 공정 및 제2 드레인 콘택 플러그(129) 형성공정으로 구분 하여 형성하면, 드레인 콘택 플러그의 매립 난이도를 낮출 수 있다.
이와 같이 본 발명은 콘택 플러그 형성시 금속막을 형성하므로 콘택 플러그 형성 전 게이트 패턴 측벽의 손상을 제거하는 재산화 공정을 실시하더라도 금속막이 이상 산화되는 것을 방지할 수 있다.
도 1a 내지 도 1f에서는 낸드 플래시 메모리 소자를 예로 들어 설명하였으나, 본 발명은 낸드 플래시 메모리 소자에 한정되는 것이 아니라 디-램 등 게이트 패턴에 금속막이 도입된 다양한 반도체 소자에 적용될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 순차적으로 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 101a : 접합 영역
103 : 게이트 절연막 105 : 제1 폴리 실리콘막
107 : 유전체막 109 : 제2 폴리 실리콘막
110 : 게이트 하부 패턴 111 : 하드 마스크 패턴
113 : 스페이서 115 : SAC 질화막
117 : 제1 층간 절연막 119a : 드레인 콘택홀
119b : 소스 콘택홀 121 : 게이트 트랜치
123a : 제1 드레인 콘택 플러그 123b : 소스 셀렉트 라인
125 : 게이트 상부 패턴 127 : 제2 층간 절연막
129 : 제2 드레인 콘택 플러그 131 : 비트 라인

Claims (13)

  1. 게이트 하부 패턴 및 게이트 하드 마스크 패턴이 순차적으로 적층된 반도체 기판이 제공되는 단계;
    상기 게이트 하부 패턴 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계;
    상기 하드 마스크 패턴 및 상기 접합 영역이 형성된 상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 하드 마스크 패턴을 제거하여 상기 게이트 하부 패턴을 노출시키는 게이트 트랜치를 형성하는 단계;
    상기 게이트 트랜치에 금속막을 포함하는 게이트 상부 패턴을 형성하고, 상기 콘택홀에 제1 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 하부 패턴 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계 이 후,
    상기 접합 영역을 포함한 상기 반도체 기판의 표면을 따라 SAC 질화막을 형 성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 상부 패턴 및 상기 제1 콘택 플러그는 동시에 형성되는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트 하부 패턴은 순차적으로 적층된 게이트 절연막, 플로팅 게이트용 도전막, 유전체막, 및 콘트롤 게이트용 폴리 실리콘막을 포함하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 접합영역은 낸드 플래시 메모리의 드레인 셀렉트 트랜지스터 영역에 형성된 드레인 영역과, 상기 낸드 플래시 메모리의 소스 셀렉트 트랜지스터 영역에 형성된 소스 영역을 포함하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 콘택홀은 드레인 영역을 노출시키는 드레인 콘택홀과, 소스 영역을 노출시키는 소스 콘택홀을 포함하고,
    상기 콘택 플러그는 상기 드레인 콘택홀에 형성된 제1 드레인 콘택 플러그 와, 상기 소스 콘택홀에 형성된 소스 셀렉트 라인을 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 드레인 콘택 플러그 및 상기 소스 셀렉트 라인이 형성된 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막에 상기 제1 드레인 콘택 플러그에 연결된 제2 콘택 플러그를 형성하는 단계; 및
    상기 제2 콘택 플러그에 연결된 비트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 게이트 하부 패턴 및 게이트 하드 마스크 패턴이 순차적으로 적층된 반도체 기판이 제공되는 단계 이 후,
    상기 게이트 하부 패턴의 측벽의 손상을 제거하기 위한 재산화 공정을 실시하는 단계를 포함하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 게이트 하부 패턴 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계 이 후,
    상기 게이트 하부 패턴 및 상기 하드 마스크 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 스페이서는 산화물을 포함하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 하드 마스크 패턴은 질화물을 포함하고,
    상기 제1 층간 절연막은 산화물을 포함하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 게이트 트랜치에 금속막을 포함하는 게이트 상부 패턴을 형성하고, 상기 콘택홀에 제1 콘택 플러그를 형성하는 단계는
    상기 게이트 트랜치 및 상기 콘택홀을 매립하도록 금속물질을 형성하는 단계; 및
    상기 금속물질이 상기 게이트 트랜치 및 상기 콘택홀 내에 남도록 상기 제1 층간 절연막 상에 형성된 상기 금속 물질을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 게이트 상부 패턴 및 상기 콘택 플러그는 텅스텐을 포함하는 반도체 소자의 제조방법.
KR1020080021950A 2008-03-10 2008-03-10 반도체 소자의 제조방법 KR100941865B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080021950A KR100941865B1 (ko) 2008-03-10 2008-03-10 반도체 소자의 제조방법
US12/399,271 US7851290B2 (en) 2008-03-10 2009-03-06 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080021950A KR100941865B1 (ko) 2008-03-10 2008-03-10 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20090096874A true KR20090096874A (ko) 2009-09-15
KR100941865B1 KR100941865B1 (ko) 2010-02-11

Family

ID=41054050

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080021950A KR100941865B1 (ko) 2008-03-10 2008-03-10 반도체 소자의 제조방법

Country Status (2)

Country Link
US (1) US7851290B2 (ko)
KR (1) KR100941865B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101213728B1 (ko) 2011-03-10 2012-12-18 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
US9224842B2 (en) * 2014-04-22 2015-12-29 Globalfoundries Inc. Patterning multiple, dense features in a semiconductor device using a memorization layer
US9768183B2 (en) * 2015-05-15 2017-09-19 Sandisk Technologies Llc Source line formation and structure
US9991205B2 (en) * 2016-08-03 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102481648B1 (ko) * 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050010260A (ko) * 2003-07-18 2005-01-27 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
KR100843054B1 (ko) * 2006-06-28 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자의 게이트 형성방법
DE102008011813B4 (de) * 2008-02-29 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements

Also Published As

Publication number Publication date
KR100941865B1 (ko) 2010-02-11
US7851290B2 (en) 2010-12-14
US20090227080A1 (en) 2009-09-10

Similar Documents

Publication Publication Date Title
KR100936585B1 (ko) 반도체 장치 및 그 제조 방법
US7045413B2 (en) Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby
JP4477349B2 (ja) Ｎａｎｄフラッシュメモリ素子の製造方法
US7306552B2 (en) Semiconductor device having load resistor and method of fabricating the same
KR100941865B1 (ko) 반도체 소자의 제조방법
JP2005175420A (ja) Ｎａｎｄフラッシュ素子の製造方法
JP2007103652A (ja) 半導体装置およびその製造方法
KR101044486B1 (ko) 반도체 소자의 레지스터 및 그 제조방법
KR100580118B1 (ko) 반도체 소자의 게이트 전극 패턴 형성방법
KR101060868B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
KR101034407B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
KR20090074332A (ko) 반도체 소자의 제조 방법
KR20080002057A (ko) 플래시 메모리 소자의 콘택 플러그 형성 방법
KR20070059324A (ko) Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법
KR20100074635A (ko) 반도체 소자 및 그 제조방법
KR20090077299A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR100745063B1 (ko) 반도체장치의 랜딩 플러그 제조 방법
KR100875048B1 (ko) 반도체 소자 및 그 제조 방법
KR20090081119A (ko) 반도체 소자의 콘택 플러그 및 그의 형성 방법
KR20080061850A (ko) 반도체 소자 및 그 제조 방법
KR20070099980A (ko) 반도체 소자의 제조 방법
JP2010225993A (ja) 半導体装置の製造方法および半導体装置
KR20090009392A (ko) 반도체 소자의 제조 방법
KR20090123514A (ko) 반도체 소자 및 그 제조방법
KR20060068905A (ko) 플래쉬 메모리소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee