KR101360134B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 이 방법은 반도체기판에 제1트렌치를 형성하고, 제1트렌치를 채우는 제1소자분리막 패턴들을 형성하고, 제1소자분리막 패턴의 측벽에 스페이서들을 형성하고, 제1소자분리막 패턴들 사이의 반도체기판에 제2트렌치를 형성한 후, 제2트렌치를 채우는 제2소자분리막 패턴들을 형성하는 단계를 포함한다. 이때, 제2트렌치는 제1소자분리막 패턴 및 스페이서를 식각 마스크로 사용하는 식각 공정을 통해 형성된다.

Description

반도체 장치의 제조 방법{Method Of Fabricating Semiconductor Device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다(integrated). 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 종래에는, 이러한 고집적화를 위해, 상기 반도체 장치를 구성하는 상기 전자 부품들을 더욱 미세하게 형성하는 방법을 채택하였다. 하지만, 반도체 장치의 제조 공정에서 나타나는 다양한 기술적 제한(특히, 사진 공정 기술의 한계에 따른 제약)으로 인해, 상기 전자 부품 들을 미세화하는 방법의 발전 속도는 제한적이다. 이에 따라, 반도체 장치의 요구되는 집적도를 달성하기 위해서는, 미세화에 따른 제한을 극복할 수 있는 새로운 반도체 장치의 제조 방법이 필요하다.
이러한 기술적 요구를 충족시키기 위한 기술로서, 이중 패터닝 기술이 최근 제안되고 있다. 이중 패터닝 기술은 n개의 교대로 배치되는 패턴들을 형성하기 위한 마스크 패턴들을 두 번의 패터닝 단계들을 통해 독립적으로 형성하는 기술로서, 첫번째 및 두번째 마스크 패턴들은 각각 2i번째 패턴들 및 2i+1번째 패턴들을 형성하기 위한 마스크로 사용된다(이때, i=0~n/2). 하지만, 이 방법에 따르면, 2i번째 패턴들 및 2i+1번째 패턴들은 서로 다른 선폭으로 형성될 수 있으며, 이는 반도체 소자들의 전기적 특성의 균일성을 저하시키는 짝-홀 불량(even-odd failure)을 초래할 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 사진 공정 기술의 한계에 따른 패턴의 미세화의 어려움을 극복할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 패턴들의 선폭의 균일성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 자기정렬된 스페이서를 이용하여 활성영역을 정의하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판에 제1트렌치를 형성하고, 상기 제1트렌치를 채우는 제1소자분리막 패턴들을 형성하고, 상기 제1소자분리막 패턴의 측벽에 스페이서들을 형성하고, 상기 제1소자분리막 패턴들 사이의 반도체기판에 제2트렌치를 형성한 후, 상기 제2트렌치를 채우는 제2소자분리막 패턴들을 형성하는 단계를 포함한다. 이때, 상기 제2트렌치는 상기 제1소자분리막 패턴 및 상기 스페이서를 식각 마스크로 사용하는 식각 공정을 통해 형성된다.
상기 제1트렌치를 형성하는 단계는 상기 반도체기판 상에 트렌치 마스크 패턴을 형성한 후, 상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써 예비 활성영역을 정의하는 단계를 포함할 수 있다. 이때, 상기 트렌치 마스크 패턴은 상기 제2소자분리막 패턴의 폭 및 그 양측에 배치된 스페이서들의 폭들의 합과 같은 폭을 갖도록 형성될 수 있다. 이에 더하여, 상기 제1소자분리막 패턴을 형성하는 단계는 상기 제1트렌치를 채우는 제1소자분리막을 형성하고, 상기 트렌치 마스크 패턴의 상부면이 노출될 때까지 상기 제1소자분리막을 식각한 후, 상기 트렌치 마스크 패턴을 제거하여 상기 제1소자분리막 패턴의 상부 측벽을 노출시키는 단계를 포함할 수 있다.
상기 스페이서들을 형성하는 단계는 상기 제1소자분리막 패턴이 형성된 결과물 상에 스페이서막을 형성한 후, 상기 반도체기판의 상부면이 노출될 때까지 상기 스페이서막을 이방성 식각하는 단계를 포함할 수 있다. 이때, 상기 스페이서막은 상기 제1소자분리막 패턴 및 상기 제2소자분리막 패턴 사이의 간격과 실질적으 로 같은 두께로 형성될 수 있다. 이에 더하여, 상기 제2트렌치들은 상기 제1트렌치들과 실질적으로 같은 깊이로 형성되거나 실질적으로 같은 폭으로 형성될 수 있다.
본 발명에 따르면, 상기 스페이서들은 증착 및 이방성 식각 공정을 통해 형성됨으로써 상기 제1소자분리막 패턴의 양측에 자기 정렬되고, 상기 제2트렌치들은 상기 제1소자분리막 패턴에 자기정렬된 상기 스페이서들을 식각 마스크로 사용하여 형성됨으로써 상기 스페이서들 사이에 자기 정렬되고, 상기 제2소자분리막 패턴들은 상기 스페이서들 사이에 자기정렬된 상기 제2트렌치를 채움으로써 소정의 제1소자분리막 패턴과 이에 인접하는 제2소자분리막 패턴 사이의 간격은 상기 제1소자분리막 패턴의 위치에 관계없이 실질적으로 동일하다.
본 발명의 일 실시예에 따르면, 상기 제2소자분리막 패턴을 형성하는 단계는 상기 제2트렌치를 채우는 제2소자분리막을 형성한 후, 상기 스페이서의 상부면이 노출될 때까지 상기 제2소자분리막을 식각하는 단계를 포함할 수 있다. 이때, 상기 제2소자분리막 패턴은 상기 제1소자분리막 패턴과 실질적으로 같은 물질로 형성될 수 있다.
이에 더하여, 상기 제2소자분리막 패턴을 형성한 후, 상기 스페이서들을 제거하여 상기 반도체기판의 상부면을 노출시키고, 상기 노출된 반도체기판 상부면에 게이트 절연막을 형성한 후, 상기 게이트 절연막이 형성된 결과물 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 활성영역을 한정하는 제2트렌치들은, 제1트렌치에 자기 정렬된, 스페이서들을 식각 마스크로 사용하여 형성된다. 이때, 스페이서들의 폭은 증착 두께에 의해 결정되기 때문에, 그 위치에 관계없이 실질적으로 동일하다. 이에 따라, 스페이서 아래에 형성되는 활성영역들의 폭은 그 위치에 관계없이 실질적으로 동일하게 형성된다.
이에 더하여, 스페이서는 증착 공정을 통해 형성되기 때문에 사진 공정을 통해 구현할 수 있는 것보다 작은 폭으로 형성될 수 있다. 이에 따라, 스페이서를 식각 마스크로 사용하여 형성되는 상기 활성영역의 폭은 사진 공정을 통해 만들어지는 것에 비해 훨씬 작을 수 있다.
이런 점에서, 본 발명은 짝-홀 불량과 같은 패턴 선폭의 균일성 저하 및 사진 공정 기술의 한계에 따른 패턴 미세화의 어려움을 극복할 수 있는 반도체 장치의 제조 방법을 제공한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이고, 도 2a 및 도 2b는 도 1의 점선 I-I$ 및 II-II$을 따라 보여지는 단면을 도시하는 공정 단면도들이다. 이 실시예는 낸드 플래시 메모리 장치에 관한 것으로, 도 1은 낸드 플래시 메모리 장치의 셀 어레이 영역의 일부를 도시한다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체기판(100)은 메모리 셀 트랜지스터들이 배치되는 셀 어레이 영역을 구비한다. 상기 셀 어레이 영역에는 셀 활성영역들(ACT)을 정의하는 제 1 및 제 2 소자분리막 패턴들(120, 150)이 배치된다. 본 발명에 따르면, 상기 제 1 및 제 2 소자분리막 패턴들(120, 150)은 교대로 형성될 수 있다. 상기 제 1 및 제 2 소자분리막 패턴(165)의 상부에는, 상기 셀 활성영역들을 가로지르는, 접지 선택 라인(GSL), 스트링 선택 라인(SSL) 및 복수개의 워드라인들(WL1~WLn)이 배치된다. 상기 워드라인들(WL1~WLn)은 상기 접지 및 스트링 선 택 라인들(GSL, SSL) 사이에 배치된다. 상기 접지 선택 라인(GSL)의 일측에는, 상기 워드라인들(WL1~WLn)에 평행한 공통 소오스 라인(CSL)이 배치되고, 상기 스트링 선택 라인(SSL)의 일측에는 상기 워드라인들(WL1~WLn)을 가로지르는 비트라인(BL1~BL4)에 접속하는 비트라인 콘택 플러그들(CT)이 배치된다. 결과적으로, 메모리 셀들은 비트 라인(BL)과 접지 선택 라인(GSL) 사이에 직렬로 연결된다.
본 발명의 일 실시예에 따르면, 상기 워드라인(WL)은 차례로 적층된 게이트 절연막(160), 부유 게이트 전극(182), 게이트 층간절연막 패턴(184) 및 제어 게이트 전극(186)을 포함할 수 있다. 상기 게이트 절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전 절연막들 중의 한가지로 이루어질 수도 있다. 이러한 고유전막에는 Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3, Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5, MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, YxSiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4이 포함될 수 있다. 상기 부유 게이트 전극(182)는 화학 기상 증착 공정을 통해 형성되는 다결정 실리콘막일 수 있고, 상기 게이트 층간절연막 패턴(184)은 실리콘 질화막 및 실리콘 산화막 중에서 선택된 적어도 한가지로 형성될 수 있으며, 바람직하게는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성된다. 상기 제어 게이트 전극(186)은 다결정 실리콘막, 금속막들 및 실리사이드막들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제어 게이트 전극(186)은 차례로 적층된 다결정 실리콘막 및 실리사이드막일 수 있다. 상기 공통소스라인(CSL), 상기 비트라인 콘텍 플러그들(CT) 및 상기 비트라인은 W, WN, Ti, TiN, TaN, Cu 및 실리콘 막들 중의 한가지 또는 한가지 이상의 복합막으로 이루어 질 수 있다.
도 3 내지 도 10은 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 반도체기판(100) 상에 트렌치 마스크 패턴(110)을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체기판(100)을 식각함으로써 예비 활성영역들(PACT)을 정의하는 제1트렌치들(201)을 형성한다.
상기 트렌치 마스크 패턴(110)은 차례로 적층된 하부 마스크 패턴(112) 및 상부 마스크 패턴(114)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 하부 마스크 패턴(112)은 실리콘 산화막으로 형성되고, 상기 상부 마스크 패턴(114)은 실리콘 질화막으로 형성될 수 있다. 상기 트렌치 마스크 패턴(110)의 두께(T1)는 후속 공정에서 형성될 제1 및 제2소자분리막 패턴들의 높이를 결정하므로, 제1 및 제2소자분리막 패턴의 요구되는 높이를 고려한 두께로 상기 트렌치 마스크 패턴(110)을 형성한다. 본 발명의 일 실시예에 따르면, 상기 트렌치 마스크 패턴(110)의 두께(T1)는 대략 50nm 내지 5000nm일 수 있다.
상기 제1트렌치(201)의 깊이는 상기 반도체기판(100)의 상부면으로부터 대략 200nm 내지 500nm일 수 있다. 또한, 상기 제1트렌치(201)는 이방성 식각 공정을 통해 형성되는 것이 바람직하다. 상기 제1트렌치들(201)의 폭들은 이들에 의해 정의되는 예비 활성영역(PACT)의 폭보다 작다. 예를 들면, 상기 예비 활성영역(PACT) 의 폭(W1)은 상기 제1트렌치(201)의 폭(W2)의 대략 3배일 수 있다.
도 4를 참조하면, 상기 제1트렌치들(201)을 채우는 제1소자분리막 패턴(120)을 형성한다. 상기 제1소자분리막 패턴(120)은 실리콘 산화막으로 형성되되, 실리콘 질화막, 다결정 실리콘막, 실리콘-게르마늄막 및 에스오지막 중의 적어도 하나를 더 포함할 수 있다.
구체적으로, 상기 제1소자분리막 패턴(120)을 형성하는 단계는 상기 제1트렌치들(201)이 형성된 결과물 상에 제1소자분리막(도시하지 않음)을 형성하는 단계 및 상기 제1소자분리막을 식각하여 상기 트렌치 마스크 패턴(110)의 상부면을 노출시키는 단계를 포함할 수 있다.
이때, 상기 제1소자분리막은 상기 제1트렌치들(201)이 형성된 결과물을 콘포말하게 덮는 라이너막 및 상기 라이너막이 형성된 제1트렌치를 채우는 매립 절연막을 포함할 수 있다. 상기 라이너막은 화학기상증착 기술을 사용하여 형성되는 실리콘 질화막일 수 있으며, 상기 매립 절연막은 화학기상증착 기술을 사용하여 형성되는 실리콘 산화막일 수 있다. 변형된 실시예에 따르면, 상기 매립 절연막은 다결정 실리콘막, 실리콘-게르마늄막 및 에스오지막 중의 적어도 하나일 수 있다. 이에 더하여, 상기 제1소자분리막을 형성하는 단계는, 상기 라이너막을 형성하기 전에, 상기 제1트렌치(201)를 통해 노출되는 상기 반도체기판(100)의 실리콘 원자들을 열산화시키는 단계를 더 포함할 수 있다. 이 경우, 상기 반도체기판(100)과 상기 라이너막 사이에는 열산화막(도시하지 않음)이 더 형성될 수 있다.
한편, 상기 트렌치 마스크 패턴(110)에 대해 식각 선택성을 갖는 식각 공정 이 상기 제1소자분리막을 식각하기 위해 사용될 수 있다. 일 실시예에 따르면, 이러한 식각 공정은 화학적-기계적 연마 공정(chemical-mechanical polishing (CMP) process)을 사용하여 실시될 수 있다.
도 5를 참조하면, 상기 트렌치 마스크 패턴(110)을 제거하고, 그 결과물 상에 스페이서막(130)을 형성한다.
상기 트렌치 마스크 패턴(110)을 제거하는 단계는 상기 예비 활성영역(PACT)의 상부면을 노출시키도록 실시될 수 있다. 변형된 실시예에 따르면, 도시된 것처럼, 상기 하부 마스크 패턴(112)이 제거되지 않도록 상기 상부 마스크 패턴(114) 만이 선택적으로 제거될 수 있다. 또다른 변형예에 따르면, 상기 하부 마스크 패턴(112)을 제거하여 그 하부의 예비 활성영역(PACT)을 노출시킨 후, 상기 예비 활성영역(PACT)의 노출된 상부면 상에 실리콘 산화막을 형성할 수도 있다.
상기 스페이서막(130)은 상기 트렌치 마스크 패턴(110)의 제거에 의해 노출되는 상기 제1소자분리막 패턴(120)의 측벽을 덮도록 형성된다. 상기 스페이서막(130)을 형성하는 단계는 화학 기상 증착 및 원자층 증착 기술들 중의 적어도 한가지를 사용하여 실시될 수 있다. 또한, 상기 스페이서막(130)은 상기 트렌치 마스크 패턴(110)이 제거된 결과물을 콘포말한 두께(T2)로 덮도록 형성될 수 있다.
도 6을 참조하면, 상기 스페이서막(130)을 이방성 식각하여, 상기 예비 활성영역(PACT)의 중앙부를 노출시키는 스페이서들(135)을 형성한다. 이때, 상기 제 1 소자분리막 패턴(120)의 상부면이 노출되도록, 상기 스페이서들(135)은 상기 제 1 소자분리막 패턴(120)의 양 측벽에 형성된다.
상술한 것처럼, 상기 스페이서막(130)은 콘포말한 두께로 형성되고, 상기 스페이서들(135)은 이를 이방성 식각한 결과물이기 때문에, 상기 스페이서들(135)은 이들의 위치에 관계없이 실질적으로 동일한 폭(T2)으로 형성된다.
상기 스페이서막(130)을 식각하는 단계는 상기 반도체기판(100)에 대해 식각 선택성을 갖는 제 1 식각 레서피를 사용하여 실시될 수 있다.
도 7을 참조하면, 상기 스페이서들(135) 및 상기 제1소자분리막 패턴들(120)을 식각 마스크로 사용하여 상기 노출된 예비 활성영역(PACT)을 이방성 식각한다. 이에 따라, 상기 제1소자분리막 패턴들(120) 사이에는, 활성영역들(ACT)을 정의하는 제2트렌치들(202)이 형성된다.
상기 제2트렌치들(202)을 형성하는 단계는 상기 스페이서들(135) 및 상기 제1소자분리막 패턴들(120)에 대해 식각 선택성을 갖는 제 2 식각 레서피를 사용하여 실시된다. 상기 제2트렌치들(202)은 폭 및 깊이에 있어서 상기 제1트렌치들(201)과 실질적으로 동일하게 형성될 수 있다.
한편, 본 발명에 따르면, 상기 스페이서들(135)은 상기 제 1 트렌치(201)를 채우는 제1소자분리막 패턴(120)의 양측벽에 자기정렬적으로 형성되고, 상기 제2트렌치(202)는 상기 스페이서들(135) 사이에 자기정렬적으로 형성된다. 이에 더하여, 상기 스페이서들(135)은 증착 공정을 통해 콘포말하게 형성된 스페이서막(130)의 증착 두께에 의해 결정되기 때문에, 그 폭은 그 위치에 관계없이 실질적으로 동일하다. 이에 따라, 상기 활성영역들(ACT)의 폭(즉, 상기 제1소자분리막 패턴과 이에 인접하는 제2소자분리막 패턴 사이의 간격)은 그 위치에 관계없이 실질적으로 동일 하게 형성될 수 있다.
도 8 및 도 9를 참조하면, 상기 제2트렌치(202)가 형성된 결과물 상에 제2소자분리막(140)을 형성한 후, 이를 평탄화 식각하여 상기 제2트렌치(202)를 채우는 제2소자분리막 패턴들(150)을 형성한다.
상기 제2소자분리막(140)은 상기 제1소자분리막과 동일한 방법 및 물질로 형성될 수 있다. 즉, 상기 제2소자분리막은 열산화막, 라이너막 및 매립 절연막 중의 적어도 하나를 포함할 수 있으며, 이들의 형성 방법 및 물질은 상술한 제1소자분리막의 그것들과 동일할 수 있다.
상기 제2소자분리막 패턴들(150)을 형성하는 단계는 상기 스페이서들(135)에 대해 식각 선택성을 갖는 식각 공정을 사용하여 실시될 수 있다. 일 실시예에 따르면, 이러한 식각 공정은 화학적-기계적 연마 공정(chemical-mechanical polishing (CMP) process)을 사용하여 실시될 수 있다.
도 10을 참조하면, 상기 스페이서들(135)을 제거하여 상기 활성영역(ACT)의 상부면을 노출시킨다. 상기 스페이서들(135)을 제거하는 단계는 상기 제1 및 제2소자분리막 패턴들(120, 150)에 대해 식각 선택성을 갖는 습식 식각의 방법으로 실시될 수 있다. 예를 들면, 상기 스페이서들(135)이 실리콘 질화막으로 형성되는 경우, 인산을 포함하는 식각액이 이 단계를 위해 사용될 수 있다.
상기 하부 마스크막(112)이 잔존하는 변형된 실시예의 경우, 상기 스페이서들(135)을 제거하는 단계는 상기 하부 마스크막(112)을 제거하는 단계를 더 포함할 수 있다. 상기 하부 마스크막(112)을 제거하는 단계는 상기 반도체기판(100)에 대 해 식각 선택성을 갖는 습식 식각의 방법을 사용하여 실시될 수 있다. 이 경우, 상기 반도체기판(100)의 상부로 돌출된 영역에서, 상기 제1 및 제2소자분리막 패턴들(120, 150)의 측벽이 리세스될 수 있다. 즉, 상기 제1 및 제2소자분리막 패턴들(120, 150)의 폭은 상기 제1 및 제2트렌치(201, 202) 내에서보다 그 상부에서 더 좁을 수 있다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 이 실시예는 플래시 메모리의 셀 어레이 영역에 관한 것으로, 활성영역을 형성하는 방법은 도 3 내지 도 10을 참조하여 설명된 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 아래에서는 중복되지 않는 기술적 특징들이 주로 설명될 것이다.
이 실시예에 따르면, 도 3 내지 도 10을 참조하여 설명된 방법을 사용하여, 제1 및 제2 소자분리막 패턴들(120, 150)에 의해 한정된 활성영역들을 형성한다. 이때, 상기 반도체기판(100)은 메모리 셀 트랜지스터들이 배치되는 셀 어레이 영역 및 주변 회로들이 배치되는 주변 회로 영역을 포함하며, 상기 제1 및 제2소자분리막 패턴들(120, 150)은 상기 셀 어레이 영역에서 교대로 형성된다. 이에 더하여, 상기 제1 및 제2소자분리막 패턴들(120, 150)은 긴 직사각형(즉, 라인 모양)으로 형성될 뿐만 아니라 서로 평행하게 배치된다. 상기 주변 회로 영역에는 상기 제1소자분리막 패턴들(120) 및 상기 제2소자분리막 패턴들(150) 중에서 하나가 형성될 수 있다.
이때, 상기 제1 및 제2소자분리막 패턴들(120, 150)은 상술한 것처럼 상기 반도체기판(100)의 상부면으로부터 돌출됨으로써, 상기 활성영역(ACT) 상에 갭 영역을 형성한다. 상기 제1 및 제2소자분리막 패턴들(120, 150)이 라인 모양으로 형성되기 때문에, 상기 갭 영역 역시 라인 모양을 갖는다.
도 10 및 도 11을 참조하면, 상기 스페이서들(135)이 제거된 결과물 상에, 상기 활성영역(ACT)의 상부면을 덮는 게이트 절연막(160)을 형성한다. 상기 게이트 절연막(160)은 상기 활성영역(ACT)의 상부면을 열산화 시킴으로써 형성되는 실리콘 산화막일 수 있다. 하지만, 상기 게이트 절연막(160)의 종류 및 형성 방법은 이에 한정되지 않고 다양하게 변형될 수 있다. 예를 들면, 상기 게이트 절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 알루미늄 산화막 및 하프늄 산화막 중의 적어도 하나일 수 있다.
이어서, 상기 갭 영역을 채우는 부유 게이트막(170)을 형성한다. 상기 부유 게이트막(170)은 도전성 물질, 예를 들면, 다결정 실리콘막으로 형성될 수 있다.
도 12를 참조하면, 상기 부유 게이트막(170)을 전면 식각하여, 상기 제1 및 제2소자분리막 패턴들(120, 150)의 상부면을 노출시킨다. 이에 따라, 상기 갭 영역을 채우는 부유 게이트 패턴(175)이 형성될 수 있다. 즉, 상기 부유 게이트 패턴(175)은 상기 제1 및 제2소자분리막 패턴들(120, 150) 사이에 자기 정렬된다.
상기 부유 게이트막(170)을 전면식각하는 단계는 화학적-기계적 연마 공정(chemical-mechanical polishing (CMP) process)을 사용하여 실시될 수 있다. 상술한 것처럼, 상기 갭 영역은 라인 모양으로 형성되기 때문에, 이를 채우는 상기 부유 게이트 패턴(175) 역시 상기 제1 및 제2소자분리막 패턴들(120, 150)에 평행 한 라인 모양을 가질 수 있다. 이에 더하여, 상기 제1 및 제2소자분리막 패턴들(120, 150)의 폭은 상기 제1 및 제2트렌치(201, 202) 내에서보다 그 상부에서 더 좁을 수 있으며, 이 경우, 상기 갭 영역을 채우는 상기 부유 게이트 패턴(175)은 상기 활성영역(ACT)보다 넓은 폭을 갖도록 형성된다.
도 13 및 도 14를 참조하면, 상기 제1 및 제2소자분리막 패턴들(120, 150)의 상부면이 상기 부유 게이트 패턴(175)의 상부면보다 낮아지도록, 상기 제1 및 제2소자분리막 패턴들(120, 150)의 상부면을 식각한다.
이어서, 상기 리세스된 제1 및 제2소자분리막 패턴들(120, 150)을 갖는 결과물 상에, 게이트 층간절연막 및 제어 게이트막을 차례로 형성한다. 상기 게이트 층간절연막은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있으며, 일 실시예에 따르면 차례로 적층된 실리콘 산화막-실리콘 질화막-실리콘 산화막일 수 있다. 상기 제어 게이트막은 도전성 물질들 중의 적어도 하나를 포함할 수 있으며, 일 실시예에 따르면 차례로 적층된 다결정 실리콘막 및 실리사이드막을 포함할 수 있다.
상기 제어 게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트 패턴(175)을 상기 부유 게이트 패턴(175)을 가로지르는 방향에서 패터닝하여, 적어도 상기 게이트 절연막(160)을 노출시킨다. 이에 따라, 차례로 적층된 부유 게이트 전극(182), 게이트 층간절연막 패턴(184) 및 제어 게이트 전극(186)을 구비하는 게이트 전극(180)이 상기 제1 및 제2소자분리막 패턴들(120, 150)을 가로지르는 방향으로 형성된다.
도 15는 본 발명에 따른 반도체 장치를 포함하는 전자 장치들을 설명하기 위한 도면이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(500)는 PDA와 같은 무선통신 장치, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 메모리 카드, 또는 정보를 송신 그리고/또는 수신할 수 있는 모든 소자들을 위해 사용될 수 있다.
상기 전자 장치(500)는 버스(550)를 통해서 서로 결합된 제어기(510), 입출력 장치(520), 메모리(530), 무선 인터페이스(540)를 포함할 수 있다. 상기 제어기(510)는, 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 상기 입출력 장치(520)는, 예를 들어, 키패드, 키보드, 화면(display)를 포함할 수 있다. 상기 메모리(530)는, 예를 들어, 상기 제어기(510)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 상기 메모리(530)는 사용자 데이터를 저장하는 데 사용될 수 있다. 상기 메모리(530)는 앞서 설명된 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 상기 메모리(530)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
상기 전자 장치(500)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(540)를 사용할 수 있다. 예를 들어 상기 무선 인터페이스(540)는 안테나, 무선 트랜시버 등을 포 함할 수 있다.
본 발명의 실시예들에 따른 전자 장치(500)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 이 실시예에 따른 반도체 장치를 도시하는 공정 단면도이다.
도 3 내지 도 10은 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 15는 본 발명에 따른 반도체 장치를 포함하는 전자 장치들을 설명하기 위한 도면이다.

Claims (20)

  1. 반도체기판에 제1트렌치를 형성하는 단계;
    상기 제1트렌치를 채우는 제1소자분리막 패턴들을 형성하는 단계;
    상기 제1소자분리막 패턴의 측벽에 스페이서들을 형성하는 단계;
    상기 제1소자분리막 패턴들 사이의 반도체기판에 제2트렌치를 형성하는 단계;
    상기 제2트렌치를 채우는 제2소자분리막 패턴들을 형성하는 단계;
    상기 스페이서들을 제거하여 상기 반도체기판의 상부면을 노출시키는 단계;
    상기 노출된 반도체기판 상부면에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막이 형성된 결과물 상에 게이트 전극을 형성하는 단계를 포함하되,
    상기 스페이서들을 형성하는 단계는:
    상기 제1소자분리막 패턴이 형성된 결과물 상에 스페이서막을 형성하는 단계; 및
    상기 반도체기판의 상부면이 노출될 때까지 상기 스페이서막을 이방성 식각하는 단계를 포함하되,
    상기 스페이서막은 상기 제1소자분리막 패턴 및 상기 제2소자분리막 패턴 사이의 간격과 실질적으로 같은 두께로 형성되고,
    상기 제2트렌치는 상기 제1소자분리막 패턴 및 상기 스페이서를 식각 마스크로 사용하는 식각 공정을 통해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1트렌치를 형성하는 단계는
    상기 반도체기판 상에 트렌치 마스크 패턴을 형성하는 단계; 및
    상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써, 예비 활성영역을 정의하는 단계를 포함하되,
    상기 트렌치 마스크 패턴은 상기 제2소자분리막 패턴의 폭 및 그 양측에 배치된 스페이서들의 폭들의 합과 같은 폭을 갖도록 형성되는 것을 특징으로 하는 반 도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1소자분리막 패턴을 형성하는 단계는
    상기 제1트렌치를 채우는 제1소자분리막을 형성하는 단계;
    상기 트렌치 마스크 패턴의 상부면이 노출될 때까지 상기 제1소자분리막을 식각하는 단계; 및
    상기 트렌치 마스크 패턴을 제거하여 상기 제1소자분리막 패턴의 상부 측벽을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제2트렌치들은 상기 제1트렌치들과 실질적으로 같은 깊이를 갖도록 형성되거나, 상기 제2트렌치들은 상기 제1트렌치들과 실질적으로 같은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 스페이서들은 증착 및 이방성 식각 공정을 통해 형성됨으로써 상기 제1소자분리막 패턴의 양측에 자기 정렬되고,
    상기 제2트렌치들은 상기 제1소자분리막 패턴에 자기정렬된 상기 스페이서들을 식각 마스크로 사용하여 형성됨으로써 상기 스페이서들 사이에 자기 정렬되고,
    상기 제2소자분리막 패턴들은 상기 스페이서들 사이에 자기정렬된 상기 제2트렌치를 채움으로써, 소정의 제1소자분리막 패턴과 이에 인접하는 제2소자분리막 패턴 사이의 간격은 상기 제1소자분리막 패턴의 위치에 관계없이 실질적으로 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제2소자분리막 패턴을 형성하는 단계는
    상기 제2트렌치를 채우는 제2소자분리막을 형성하는 단계; 및
    상기 스페이서의 상부면이 노출될 때까지 상기 제2소자분리막을 식각하는 단계를 포함하되,
    상기 제2소자분리막 패턴은 상기 제1소자분리막 패턴과 실질적으로 같은 물질로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 게이트 절연막 상에, 상기 제1소자분리막 패턴들에 평행한 방향에서 상기 반도체기판을 덮는 부유 게이트 패턴을 형성하는 단계;
    상기 부유 게이트 패턴이 형성된 결과물 상에 게이트 층간절연막 및 제어 게이트막을 형성하는 단계; 및
    상기 제어 게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트 패턴을 차례로 패터닝하여, 상기 제1소자분리막 패턴을 가로지르는 상기 게이트 전극을 형성하는 단계를 포함하되,
    상기 게이트 전극은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 부유 게이트 패턴을 형성하는 단계는
    상기 게이트 절연막이 형성된 결과물 상에 부유 게이트막을 형성하는 단계;
    상기 제1 및 제2 소자분리막 패턴들의 상부면이 노출될 때까지 상기 부유 게이트막을 식각함으로써, 상기 제1 및 제2 소자분리막 패턴들 사이에 자기정렬된 상기 부유 게이트 패턴을 형성하는 단계; 및
    상기 부유 게이트막을 식각한 후, 상기 노출된 제1 및 제2소자분리막 패턴들의 상부면을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 반도체기판은 셀 어레이 영역 및 주변 회로 영역을 포함하되,
    상기 셀 어레이 영역에는 상기 제1 및 제2 소자분리막 패턴들이 교대로 형성되고,
    상기 주변 회로 영역에는 상기 제1소자분리막 패턴들 및 상기 제2소자분리막 패턴들 중에서 하나가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
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  18. 삭제
  19. 삭제
  20. 삭제
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