KR20080097845A - 배선 구조물 및 그 형성 방법, 이를 포함하는 비휘발성 메모리 장치 및 그 제조 방법. - Google Patents

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Abstract

배선 구조물 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에서, 상기 배선 구조물은 기판 상에 구비되는 제1 도전 패턴들과, 상기 기판에서 콘택 영역들과 인접하는 제1 도전 패턴의 양측벽에 구비되는 스페이서와, 상기 스페이서 사이에 구비되고 상기 기판의 콘택 영역들과 접속하는 콘택 플러그들과, 상기 제1 도전 패턴들 상에 구비되는 제2 도전 패턴들 및 상기 제2 도전 패턴과 동일한 물질로 이루어지고, 상기 콘택 플러그들 상부면과 접하는 제3 도전 패턴들을 포함한다. 상기 배선 구조물은 기판의 콘택 영역과 콘택 플러그 간의 미스얼라인이 발생되지 않는다.

Description

배선 구조물 및 그 형성 방법, 이를 포함하는 비휘발성 메모리 소자 및 그 제조 방법.{Wiring structure and method for forming the same and semiconductor device including the conductive structure and method for forming the same}
도 1은 본 발명의 실시예 1에 따른 배선 구조물의 단면도이다.
도 2 내지 도 6은 도 1에 도시된 배선 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 각 영역별 단면도이다.
도 8 내지 도 17은 도 7에 도시된 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 도 10에 도시된 단계의 평면도이다.
도 19는 도 11에 도시된 단계의 평면도이다.
도 20은 도 17에 도시된 단계의 평면도이다.
본 발명은 배선 구조물 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 비휘발성 메모리 소자에 포함되는 배선 구조물 및 그 제조 방법에 관한 것이다.
최근의 반도체 소자는 높은 집적도를 가지면서도 고성능을 가질 것을 요구하고 있다. 이와 같이, 고도로 집적된 반도체 소자를 형성하기 위하여 반도체 소자 내에 포함되는 도전성 패턴의 선폭 및 상기 도전성 패턴 간의 간격이 매우 감소되고 있다. 또한, 상기 도전성 패턴들 사이에 형성되는 콘택 플러그의 사이즈가 매우 감소되고 있다.
한편, 상기 도전성 패턴의 선폭이 감소되면서도 낮은 저항을 유지하기 위하여 상기 도전성 패턴의 높이는 증가되고 있다. 이로 인해, 상기 도전성 패턴을 덮는 층간 절연막의 높이도 증가되며, 상기 층간 절연막을 관통하여 형성되는 콘택 플러그의 깊이도 매우 깊어지고 있다.
이와 같이, 상기 콘택 플러그의 사이즈가 감소되고, 그 깊이가 깊어짐에 따라 상기 콘택 플러그와 하부의 전극 패턴과의 접촉 마진이 매우 감소하게 된다. 때문에, 상기 콘택 플러그를 형성하기 위한 사진 식각 공정에서 약간의 포토 미스얼라인이 발생하더라도 상기 콘택 플러그와 하부의 전극 패턴이 서로 접촉하지 못하거나 접촉 면적이 매우 감소되는 등의 문제가 발생하게 된다.
또한, 상기 콘택 플러그를 형성하기 위한 식각 공정에서 층간 절연막을 식각하여야 하는 두께가 증가하게 된다. 그러므로, 상기 층간 절연막의 식각 콘트롤이 용이하지 않게 되고, 이로인해 상기 층간 절연막을 식각하여 하부의 전극 패턴을 노출시키는 공정에서 상기 전극 패턴이 과도하게 손상되는 등의 문제가 발생되기 쉽다.
더구나, 상기 도전성 패턴들과 절연되면서 상기 도전성 패턴들 사이에 콘택 플러그를 형성할 경우, 상기 도전성 패턴과 콘택 플러그 사이의 이격 거리가 매우 협소하다. 때문에, 상기 콘택 플러그를 형성할 때 상기 도전성 패턴과 콘택 플러그 가 서로 접촉되는 브릿지 불량이 발생되기 쉽다.
따라서, 상기 설명한 불량들이 야기되지 않으면서 간단한 공정을 통해 형성할 수 있는 배선 구조물이 포함되는 반도체 소자 및 그 제조 방법이 요구되고 있다.
따라서, 본 발명의 목적은 미스얼라인 불량이 감소될 수 있는 배선 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 배선 구조물의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 미스얼라인 불량이 감소되고 우수한 동작 특성을 갖는 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 상기한 메모리 비휘발성 소자를 제조하는 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조물은, 기판 상에 구비되는 제1 도전 패턴들과, 상기 기판에서 콘택 영역들 과 인접하는 제1 도전 패턴의 양측벽에 구비되는 스페이서와, 상기 스페이서 사이에 구비되고 상기 기판의 콘택 영역들과 접속하는 콘택 플러그들과, 상기 제1 도전 패턴들 상에 구비되는 제2 도전 패턴들 및 상기 제2 도전 패턴과 동일한 물질로 이루어지고, 상기 콘택 플러그들 상부면과 접하는 제3 도전 패턴들을 포함한다.
상기 콘택 플러그가 접촉하는 부위의 기판 표면 아래에는 불순물 영역이 구비될 수 있다.
상기 콘택 플러그의 상부면은 상기 제1 도전 패턴의 상부면보다 낮게 위치하는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조물의 제조 방법으로, 먼저 기판 상에 콘택 영역들을 노출시키는 예비 제1 도전 패턴들을 형성한다. 상기 예비 제1 도전 패턴들의 양측벽에 스페이서를 형성한다. 상기 스페이서 사이에 상기 기판의 콘택 영역들과 접속하는 콘택 플러그들을 형성한다. 상기 제1 예비 도전 패턴들 및 상기 콘택 플러그 상에 도전막을 형성한다. 상기 도전막을 패터닝하여, 상기 제1 예비 도전 패턴들 상에 제2 도전 패턴과 상기 콘택 플러그 상에 제3 도전 패턴을 형성한다. 다음에, 상기 제2 도전 패턴 사이의 제1 예비 도전 패턴을 식각하여 제1 도전 패턴을 형성한다.
상기 예비 제1 도전 패턴들 사이의 기판에 불순물을 주입시켜 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
상기 콘택 플러그를 형성하기 위하여, 먼저 상기 스페이서 사이의 갭 내부를 채우면서 상기 예비 제1 도전 패턴 상에 도전막을 형성한 이 후에, 상기 스페이서 사이에만 도전 물질이 남아있도록 상기 도전막의 일부분을 제거한다.
상기 본 발명의 일 실시예에 따른 배선 구조물은 제1 도전 패턴 및 제2 도전 패턴이 적층된 구조물 사이에 콘택 플러그 및 제3 도전 패턴이 구비된다. 상기 배선 구조물은 상기 제1 도전 패턴의 측벽에 구비되는 스페이서에 의해 상기 제1 도전 패턴과 상기 콘택 플러그가 절연된다. 그러므로, 상기 콘택 플러그는 상기 스페이서 사이의 기판과 접속하게 되므로, 상기 기판과 콘택 플러그 간의 미스얼라인이 발생되지 않는다.
또한, 상기 배선 구조물을 형성할 시에, 상기 제1 및 제2 도전 패턴을 패터닝하는 공정에서 상기 제3 도전 패턴도 동시에 패터닝된다. 때문에, 상기 배선 구조물을 형성하는 공정이 매우 단순해진다. 상기 제3 도전 패턴이 고립된 구조를 갖도록 하는 경우, 상기 하부의 콘택 플러그와 상기 제3 도전 패턴이 적층되어 높이가 높은 콘택 구조물을 용이하게 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판 상에, 터널 산화막, 플로팅 게이트 패턴, 유전막 및 콘트롤 게이트가 적층되고, 하나의 스트링을 이루는 단위 셀들과, 상기 하나의 스트링을 이루는 단위 셀들의 양 단부의 기판 상에, 게이트 산화막 패턴, 제1 도전 패턴 및 제2 도전 패턴이 적층된 제1 및 제2 선택 트랜지스터들과, 상기 제1 도전 패턴 및 게이트 산화막 패턴의 측벽에 구비되는 스페이서와, 상기 제1 선택 트랜지스터에 구비되는 스페이서 사이의 기판과 접속하는 제1 콘택 플러그와, 상기 제2 선택 트랜지스터에 구비되는 스페이서 사이의 기판과 접속하는 제2 콘택 플러그와, 상기 제2 도전 패 턴과 동일한 물질로 이루어지고, 상기 제1 및 제2 콘택 플러그들 상부면과 접하는 제3 도전 패턴들을 포함한다.
상기 제1 콘택 플러그 상의 제3 도전 패턴은 콘택 플러그 형상을 갖는다. 또한, 상기 제2 콘택 플러그 상의 제3 도전 패턴은 라인 형상을 갖는다.
상기 플로팅 게이트 패턴과 제1 도전 패턴은 동일한 물질로 이루어질 수 있다.
상기 제1 및 제2 콘택 플러그가 접촉하는 부위의 기판 표면 아래에는 불순물 영역이 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 먼저 기판 상에 예비 산화막 패턴 및 예비 제1 도전 패턴이 적층된 구조물을 형성한다. 상기 구조물들의 양측벽에 스페이서를 형성한다. 상기 스페이서 사이에 상기 노출된 기판과 접속하는 제1 및 제2 콘택 플러그들을 형성한다. 상기 예비 제1 도전 패턴 상에 예비 유전막 패턴을 형성한다. 상기 제1 예비 도전 패턴들, 상기 제1 및 제2 콘택 플러그 상에 도전막을 형성한다. 상기 도전막을 패터닝하여, 상기 제1 예비 도전 패턴들 상에 제2 도전 패턴과 상기 제1 및 제2 콘택 플러그 상에 제3 도전 패턴을 각각 형성한다. 상기 제2 도전 패턴 사이에 노출된 예비 유전막 패턴 및 제1 예비 도전 패턴을 순차적으로 식각하여, 터널 산화막, 플로팅 게이트 패턴, 유전막 패턴 및 콘트롤 게이트가 적층된 단위 셀들 및 게이트 산화막, 제1 및 제2 도전 패턴이 적층된 제1 및 제2 선택 트랜지스터를 형성한다.
상기 예비 산화막 패턴 및 예비 제1 도전 패턴이 적층된 구조물 사이에 노출된 기판 표면 아래로 불순물을 주입시켜 불순물 영역을 형성하는 공정이 더 포함될 수 있다.
상기 예비 유전막 패턴을 형성하기 위하여, 먼저 상기 예비 제1 도전 패턴, 제1 및 제2 콘택 플러그를 덮도록 유전막을 형성한다. 다음에, 상기 예비 제1 도전 패턴에서 단위 셀이 형성되는 부위에만 유전막이 남도록 상기 유전막의 일부분을 식각한다.
상기 제1 콘택 플러그와 접속하는 제3 도전 패턴과 상기 제2 콘택 플러그와 접속하는 제3 도전 패턴은 서로 다른 형상을 갖도록 형성될 수 있다.
상기 제1 및 제2 선택 트랜지스터를 형성한 이 후, 상기 단위 셀들, 제1 및 제2 선택 트랜지스터들 및 제3 전극 패턴들을 덮는 층간 절연막을 형성하는 공정과, 상기 층간 절연막의 일부분을 식각하여 상기 제2 콘택 플러그와 접속하는 제3 전극 패턴을 노출하는 개구부를 형성하는 공정과, 상기 개구부 내부에 도전 물질을 채워넣어 제3 콘택 플러그를 형성하는 공정 및 상기 제3 콘택 플러그와 접속하는 도전성 라인을 형성하는 공정이 더 수행될 수 있다.
상기 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 기판과 콘택 플러그 간의 미스얼라인이 발생되지 않는다.
또한, 상기 제1 및 제2 도전 패턴을 패터닝하는 공정에서 상기 제3 도전 패턴도 동시에 패터닝함으로써, 상기 단위 셀의 게이트 전극과 공통 소오스 라인 및 비트 라인 콘택을 동시에 형성할 수 있다. 때문에, 상기 공통 소오스 라인 및 비트 라인 콘택을 형성하는 공정을 단순화할 수 있을 뿐 아니라, 상기 공통 소오스 라인 및 비트 라인 콘택 형성 시에 발생될 수 있는 불량을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 도전성 구조물 및 비휘발성 메모리 소자에 대해 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패턴 또는 전극들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 전극들이 기판, 각 층(막), 패턴 또는 전극들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 전극들이 직접 기판, 각 층(막), 패턴 또는 전극들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴, 다른 패드 또는 다른 전극들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막)들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막)들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막)들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 배선 구조물의 단면도이다.
도 1을 참조하면, 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판(100)이 구비된다.
상기 기판(100) 상에는 제1 도전 패턴(102b)들이 구비된다. 상기 제1 도전 패턴(102b)은 고립된 패턴 형상을 가질 수 있다.
또한, 상기 기판의 제1 도전 패턴(102b)들 사이에는 절연막 패턴(104)이 구비된다. 상기 절연막 패턴(104)은 실리콘 산화물로 이루어질 수 있다. 상기 절연막 패턴(104)의 상부면은 상기 제1 도전 패턴(102b)의 상부면과 동일한 평면에 위치하는 것이 바람직하다. 상기 절연막 패턴(104) 및 상기 제1 도전 패턴(102b)들에 의해 상기 기판(100)의 콘택 형성 영역이 노출된다.
상기 콘택 형성 영역의 기판(100) 표면 아래에는 불순물 영역(108)이 구비된다.
상기 절연막 패턴(104) 및 제1 도전 패턴(102b)의 측벽에는 절연 물질로 이루어지는 스페이서(110)가 구비된다. 상기 스페이서(110)는 실리콘 질화물 또는 실리콘 산 질화물로 이루어질 수 있다.
상기 스페이서(110) 사이에는 상기 기판(100)의 콘택 영역들과 접속하는 콘택 플러그(112)들이 구비된다. 상기 콘택 플러그(112)와 상기 제1 도전 패턴(102b)은 상기 스페이서(110)에 의해 절연되어야 한다. 그러므로, 상기 콘택 플러그(112)들의 상부면은 상기 제1 도전 패턴(102b)의 상부면보다 낮게 위치하는 것이 바람직하다.
상기 제1 도전 패턴(102b)들 상에는 제2 도전 패턴(114)들이 구비된다. 예를 들어, 상기 제1 및 제2 도전 패턴(102b, 114)의 적층 구조는 셀 트랜지스터의 전극을 이룰 수 있다.
상기 콘택 플러그(112)들 상에는 제3 도전 패턴(116)들이 구비된다. 상기 제3 도전 패턴(116)들은 콘택 플러그(112)와 같이 고립된 패턴 형상을 가질 수도 있고, 상기 콘택 플러그(112)와 접속하는 도전성 라인 형상을 가질 수 있다. 또는, 상기 제3 도전 패턴(116)들 중 일부는 콘택 플러그(112)와 같이 고립된 패턴 형상을 갖고, 상기 제3 도전 패턴(116)들 중 나머지는 상기 콘택 플러그(112)와 접속하는 도전성 라인 형상을 가질 수 있다.
상기 제3 도전 패턴(116)은 상기 제2 도전 패턴(114)과 동일한 물질로 이루어진다.
상기 제3 도전 패턴(116)이 고립된 패턴 형상을 갖는 경우, 상기 콘택 플러그(112)와 상기 제3 도전 패턴(116)의 적층 구조는 콘택 구조물로써 제공될 수 있다.
도 2 내지 도 6은 도 1에 도시된 배선 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판(100)을 마련한다.
상기 기판 상에 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막 상에 제 1 방향으로 연장되는 라인 형상을 갖는 제1 마스크 패턴(도시안됨)을 형성한다. 상기 제1 마스크 패턴을 이용하여 상기 제1 도전막을 식각함으로써 도전막 패턴(102)을 형성한다.
상기 도전막 패턴(102)들 사이를 매립하면서 상기 도전막 패턴(102)을 덮는 제1 절연막(도시안됨)을 형성한다. 상기 제1 절연막을 평탄화함으로써 상기 도전막 패턴(102)과 동일한 높이를 갖는 절연막 패턴(104)을 형성한다.
도 3을 참조하면, 상기 도전막 패턴(102) 및 절연막 패턴(104) 상에 상기 제1 방향과 수직한 방향으로 연장되는 라인 형상을 갖는 제2 마스크 패턴(106)을 형성한다. 상기 제2 마스크 패턴(106)을 식각 마스크로 하여 상기 도전막 패턴(102)을 식각함으로써 예비 제1 도전 패턴(102a)들을 형성한다. 상기 예비 제1 도전 패턴(102a)들 사이에는 콘택 형성 영역이 노출된다.
상기 예비 제1 도전 패턴(102a)들을 사이의 기판(100)에 불순물을 주입함으로써 불순물 영역(108)을 형성한다.
이 후, 도시하지는 않았지만, 상기 제2 마스크 패턴(106)을 제거한다.
도 4를 참조하면, 상기 예비 제1 도전 패턴(102a)들 및 상기 절연막 패턴(104)의 표면을 따라 제2 절연막(도시안됨)을 형성한다. 상기 제2 절연막은 실리콘 질화물을 화학기상증착법에 의해 증착시켜 형성할 수 있다. 이 후, 상기 제2 절연막을 이방성으로 식각함으로써 상기 예비 제1 도전 패턴(102a)들 및 절연막 패턴(104)의 측벽에 스페이서(110)를 형성한다.
도 5를 참조하면, 상기 스페이서(110) 사이의 갭 부위를 매립하면서 상기 예 비 제1 도전 패턴(102a) 상에 제2 도전막(도시안됨)을 형성한다. 이 후, 상기 스페이서(110) 사이에만 도전 물질이 남아있도록 상기 제2 도전막의 일부분을 제거하여 콘택 플러그(112)를 형성한다. 이 때, 상기 콘택 플러그(112)의 상부면이 상기 예비 제1 도전 패턴(102a)의 상부면보다 낮게 되도록 상기 제2 도전막을 제거하는 것이 바람직하다.
상기 제2 도전막은 화학 기계적 연마 공정 및 에치백 공정 중 적어도 하나의 공정을 수행하여 제거할 수 있다. 예를 들어, 상기 예비 제1 도전 패턴(102a)의 상부면이 노출되도록 상기 제2 도전막을 화학기계적 연마 공정을 통해 제거한 이 후에, 상기 제2 도전막의 일부분을 에치백할 수 있다.
설명한 것과 같이, 본 실시예에서는 상기 콘택 플러그(112)를 형성하기 위한 별도의 콘택홀 형성 공정이 수행되지 않는다. 때문에, 상기 콘택홀 형성 시에 기판이 과도하게 식각되거나 기판에 어택이 발생되는 것을 방지할 수 있다. 또한, 상기 불순물 영역(108)이 형성되어 있는 부위에 상기 콘택 플러그(112)가 형성되기 때문에, 상기 불순물 영역(108)과 콘택 플러그(112)가 서로 미스얼라인되는 것을 방지할 수 있다.
도 6을 참조하면, 상기 제1 예비 도전 패턴(102a)들 및 상기 콘택 플러그(112) 상에 제3 도전막(도시안됨)을 형성한다.
상기 제3 도전막 상에 제3 마스크 패턴(도시안됨)을 형성한다. 상기 제1 예비 도전 패턴(102a) 상에 위치하는 제3 마스크 패턴은 상기 제1 예비 도전 패턴을 패터닝하기 위한 마스크로 사용되고, 상기 콘택 플러그(112) 상에 위치하는 제3 마 스크 패턴은 상기 콘택 플러그(112)와 접속하는 제3 도전 패턴을 패터닝하기 위한 마스크로 사용된다.
상기 콘택 플러그(112) 상에 위치하는 제3 마스크 패턴은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖거나 또는 고립된 패턴 형상을 가질 수 있다. 또한, 상기 제1 예비 도전 패턴(102) 상에 위치하는 제3 마스크 패턴은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
다음에, 상기 제3 마스크 패턴을 식각 마스크로 사용하여 상기 제3 도전막을 식각한다. 상기 식각 공정을 통해, 상기 제1 예비 도전 패턴(102a)들 상에는 제2 도전 패턴(114)을 형성하고, 상기 콘택 플러그(112) 상에는 제3 도전 패턴(116)을 형성한다. 상기 제3 도전 패턴(116)은 상기 제3 마스크 패턴의 형상에 따라 라인 형상 또는 고립된 패턴 형상을 가질 수 있다.
이 후, 상기 제3 마스크 패턴을 식각 마스크로 사용하여 상기 제1 예비 도전 패턴(102a)을 식각함으로써 제1 도전 패턴(102b)을 형성한다.
본 실시예의 배선 구조물은 제1 도전 패턴(102b) 및 제2 도전 패턴(114)이 적층된 구조물 사이에 콘택 플러그(112) 및 제3 도전 패턴(116)이 구비된다. 상기 배선 구조물은 상기 제1 도전 패턴(102b)의 측벽에 구비되는 스페이서(110)에 의해 상기 제1 도전 패턴(102b)과 상기 콘택 플러그(112)가 절연된다. 그러므로, 상기 콘택 플러그(112)는 상기 스페이서(110) 사이에 위치하는 기판(100)과 접속하게 되므로, 상기 기판(100)의 콘택 영역과 콘택 플러그(112) 간의 미스얼라인이 발생되지 않는다.
또한, 상기 배선 구조물을 형성할 시에, 상기 제1 및 제2 도전 패턴(102b, 114)을 패터닝하는 공정에서 상기 제3 도전 패턴(116)도 동시에 패터닝된다. 때문에, 상기 배선 구조물을 형성하는 공정이 매우 단순해진다.
한편, 도시되지는 않았지만, 상기 제3 도전 패턴(116)이 고립된 구조를 갖도록 하는 경우, 상기 하부의 콘택 플러그(112)와 상기 제3 도전 패턴(116)이 적층되어 높이가 높은 콘택 구조물을 용이하게 형성할 수 있다.
실시예 2
도 7은 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 각 영역별 단면도이다.
도 7에서 제1 영역은 셀 트랜지스터가 형성되는 나타내는 단면도이고, 제2 영역은 비트 라인 콘택 부위를 나타내는 단면도이고, 제3 영역은 공통 소오스 라인 영역을 나타내는 단면도이다. 도 7에서 상기 제1 영역은 비트 라인의 연장 방향으로 절단하였을 때 보여지는 단면도이고, 상기 제2 및 제3 영역은 상기 비트 라인의 연장 방향과 수직한 방향으로 절단하였을 때 보여지는 단면도이다.
도 7을 참조하면, 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판(200)이 마련된다.
상기 기판(200)의 소자 분리 영역에 해당되는 부위에는 트렌치들이 형성되어 있다. 상기 제1 영역에서는 상기 트렌치들이 서로 평행하게 배치되며 제1 방향으로 연장되는 형상을 갖는다.
상기 트렌치 내벽에는 내벽 산화막(도시안됨)이 형성되어 있다. 상기 내벽 산화막은 열산화 공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다.
상기 트렌치 내부에는 절연 물질로 이루어지는 소자 분리막 패턴(202)이 구비된다. 상기 소자 분리막 패턴(202)은 상기 기판 표면으로부터 돌출된 상부면을 갖는다. 상기 소자 분리막 패턴(202)에 의해 상기 기판은 액티브 영역 및 소자 분리 영역으로 구분된다. 상기 액티브 영역 및 소자 분리 영역은 제1 방향으로 연장되는 라인 형상을 갖고 서로 번갈아가며 나란하게 배치된다. 상기 소자 분리막 패턴(202)은 화학기상증착공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다.
상기 기판에는 터널 산화막 패턴(204a), 플로팅 게이트 패턴(206b), 유전막 패턴 (218a)및 콘트롤 게이트 패턴(220a)이 적층된 셀 게이트 구조물(221)이 구비된다. 상기 셀 게이트 구조물(221)들 양측에는 제2 불순물 영역(223)이 구비된다. 상기 셀 게이트 구조물(221) 및 제2 불순물 영역(223)은 셀 트랜지스터로 제공된다.
상기 플로팅 게이트 패턴(206b)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
상기 셀 트랜지스터 16 또는 32개가 직렬로 연결됨으로써 하나의 스트링을 이룬다. 상기 하나의 스트링을 이루는 셀 트랜지스터들의 양 단부에는 제1 및 제2 선택 트랜지스터들이 직렬로 연결되어 있다. 본 실시예에서, 상기 제1 선택 트랜지스터는 스트링 선택 트랜지스터이고, 상기 제2 선택 트랜지스터는 그라운드 선택 트랜지스터이다.
상기 제1 및 제2 선택 트랜지스터는 게이트 산화막 패턴(204a), 제1 도전 패턴(206c) 및 제2 도전 패턴(220b)이 적층된 게이트와, 상기 게이트 양측의 기판에 제1 불순물 영역(212)을 포함한다.
상기 제1 및 제2 선택 트랜지스터에 포함되는 게이트 산화막 패턴(204a) 및 제1 도전 패턴(206c)의 측벽에 절연 물질로 이루어지는 스페이서(214)가 구비된다.
상기 제1 선택 트랜지스터에 구비되는 스페이서(214) 사이의 기판(100)과 접속하는 제1 콘택 플러그(216a)가 구비된다.
또한, 상기 제2 선택 트랜지스터에 구비되는 스페이서(214) 사이의 기판과 접속하는 제2 콘택 플러그(216b)가 구비된다.
상기 제2 도전 패턴(220b)들과 동일한 물질로 이루어지고, 상기 제1 및 제2 콘택 플러그(216a 216b)와 접하는 제3 도전 패턴(220c, 220d)들이 구비된다. 상기 제3 도전 패턴들 중 일부(220d)는 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖고, 나머지(220c)는 고립된 패턴 형상을 갖는다.
구체적으로, 상기 제1 콘택 플러그(216a)와 접속하는 제3 도전 패턴(220c)들은 고립된 패턴 형상을 갖는다. 따라서, 상기 제1 콘택 플러그(216a) 및 제3 도전 패턴(220c)은 비트 라인 콘택의 일부로 사용된다. 또한, 상기 제2 콘택 플러그(216b)와 접속하는 제3 도전 패턴(220d)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 즉, 상기 제2 방향으로 나란하게 형성된 제2 콘택 플러그(216b)들과 접속하는 라인 형상을 가지게 된다.
상기 셀 트랜지스터, 제1 및 제2 선택 트랜지스터와 제3 도전 패턴들을 덮는 층간 절연막(228)이 구비된다.
상기 층간 절연막(228)에는 상기 제1 콘택 플러그(216a)와 접속하는 제3 도전 패턴(220c)을 노출시키는 개구부가 생성되어 있다.
상기 개구부 내부에는 상기 제3 도전 패턴(220c)과 전기적으로 연결되는 제3 콘택 플러그(230)가 구비된다. 상기 제3 콘택 플러그(230) 상에는 상기 제1 방향과 수직한 제2 방향으로 연장되는 도전성 라인(232)이 구비된다.
이와 같이, 상기 제1 콘택 플러그(216a), 제3 도전 패턴(220c) 및 제3 콘택 플러그(230)가 수직 방향으로 접속되어 비트 라인 콘택 구조물을 이루게된다. 또한, 상기 도전성 라인(232)은 비트 라인으로 제공된다.
상기 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 기판과 제1 콘택 플러그 간의 미스얼라인이 발생되지 않는다. 이로 인해, 상기 제1 콘택 플러그, 제3 도전 패턴 및 제3 콘택 플러그를 포함하는 비트 라인 콘택 구조물과 기판의 콘택 영역이 항상 전기적으로 연결될 수 있다.
도 8 내지 도 17은 도 7에 도시된 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 도 10에 도시된 단계의 평면도이다. 도 19는 도 11에 도시된 단계의 평면도이다. 도 20은 도 17에 도시된 단계의 평면도이다.
도 8을 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(200)을 마련한다. 상기 기판(200)에 제1 방향으로 연장되는 제1 마스크 패턴(도시안됨)을 형 성한다.
상기 제1 마스크 패턴을 식각 마스크로 상기 기판(200)을 식각하여 트렌치를 형성하고, 상기 트렌치 내부에 소자 분리용 절연막을 채워 넣음으로써 소자 분리막 패턴(202)을 형성한다. 상기 소자 분리막 패턴(202)은 상기 기판 표면으로부터 돌출된 형상을 갖는다. 상기 소자 분리막 패턴(202)을 형성함으로써, 상기 기판(200)은 액티브 영역 및 소자 분리 영역으로 구분된다.
다음에, 상기 제1 마스크 패턴을 제거함으로써 상기 소자 분리막 패턴(202) 사이에 제1 개구부를 형성한다.
상기 제1 개구부 저면에 노출되어 있는 상기 기판(200)에 터널 산화막(204)을 형성한다. 상기 터널 산화막(204) 상에는 상기 제1 개구부의 내부를 매립하는 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 후속 공정을 통해 플로팅 게이트 패턴으로 사용된다. 그러므로, 상기 제1 도전막은 불순물이 도핑된 폴리실리콘을 화학기상증착법으로 증착시켜 형성하는 것이 바람직하다.
이 후, 상기 소자 분리막 패턴(202)의 상부면이 노출되도록 상기 제1 도전막을 화학기계적으로 연마함으로써 상기 제1 개구부 내부를 채우는 도전막 패턴(206)을 형성한다. 상기 화학기계적 연마 공정을 수행하면, 상기 도전막 패턴(206)의 상부면과 상기 소자 분리막 패턴(202)의 상부면이 동일한 평면 상에 위치하게 된다.
도 9를 참조하면, 상기 도전막 패턴(206) 및 상기 소자 분리막 패턴(202) 상에 제2 마스크 패턴(208)을 형성한다. 상기 제2 마스크 패턴(208)은 비트 라인 콘택 및 공통 소오스 라인이 형성되어야 하는 부위를 선택적으로 노출하고, 셀 트랜 지스터와 제1 및 제2 선택 트랜지스터가 형성되는 부위를 덮도록 형성하여야 한다. 상기 제2 마스크 패턴(208)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 제2 마스크 패턴(208)을 식각 마스크로 사용하여 상기 도전막 패턴(206) 및 터널 산화막(204)을 식각함으로써 예비 제1 도전 패턴(206a) 및 터널 산화막 패턴(204a)을 형성한다.
상기 공정을 수행하면, 도시된 것과 같이 상기 예비 제1 도전 패턴(206a) 및 소자 분리막 패턴(202)에 의해 콘택 형성 영역에 해당하는 기판(100)이 선택적으로 노출되는 개구부(210)가 생성된다.
도 10 및 도 18을 참조하면, 상기 개구부(210)의 저면에 노출된 기판 표면 아래로 불순물을 주입함으로써 제1 불순물 영역(212)을 형성한다. 이와 같이, 제1 콘택 플러그가 형성될 부위의 기판에 불순물을 주입시켜 제1 불순물 영역(212)을 형성하므로, 상기 콘택 플러그와 제1 불순물 영역(212)은 미스얼라인이 발생되지 않는다.
도 11 및 도 19를 참조하면, 상기 예비 제1 도전 패턴(206a) 및 소자 분리막 패턴(202)의 표면에 절연막(도시안됨)을 증착한다. 상기 절연막은 실리콘 질화물 또는 실리콘 산화물을 화학기상증착법에 의해 증착시켜 형성할 수 있다. 이 후, 상기 절연막을 이방성으로 식각함으로써 상기 예비 제1 도전 패턴(206a) 및 소자 분리막 패턴(202)의 측벽에 스페이서(214)를 형성한다.
도 12를 참조하면, 상기 스페이서(214)에 의해 둘러싸여 있는 개구부의 내부 를 채우면서 상기 예비 제1 도전 패턴(206a) 상에 제2 도전막(도시안됨)을 형성한다.
다음에, 상기 개구부 내부에만 제2 도전막이 남아있도록 상기 제2 도전막의 일부를 제거함으로써 콘택 플러그(216)를 형성한다. 구체적으로, 상기 제2 도전막은 화학기계적 연마 공정 및 에치백 공정 중 적어도 하나의 공정을 수행하여 제거할 수 있다. 예를 들어, 상기 예비 제1 도전 패턴(206a)의 상부면이 노출되도록 상기 제2 도전막을 화학기계적 연마 공정을 통해 제거한 이 후에, 상기 제2 도전막의 일부분을 에치백할 수 있다. 상기 공정을 통해 완성되는 콘택 플러그(216)의 상부면은 상기 예비 제1 도전 패턴(206a)의 상부면보다 낮게 위치하는 것이 바람직하다.
도시된 것과 같이, 상기 예비 제1 도전 패턴(206a) 및 콘택 플러그(216)는 상기 스페이서(214)에 의해 서로 절연되어 있다. 그러므로, 상기 스페이서(214)의 증착 두께를 조절하여 콘택 플러그(216)의 폭 및 예비 제1 도전 패턴(260a)과 콘택 플러그(216) 사이의 간격을 조절할 수 있다.
설명한 것과 같이, 상기 제1 불순물 영역(212)이 형성된 부위에 도전 물질을 증착시켜 상기 콘택 플러그(216)를 형성하기 때문에, 상기 제1 불순물 영역(212)과 콘택 플러그(216) 간의 미스얼라인 불량이 발생되지 않는다. 또한, 상기 제1 불순물 영역(212)을 노출시키는 콘택홀을 형성하기 위한 별도의 사진 식각 공정이 수행되지 않기 때문에, 상기 제1 불순물 영역(212)이 형성된 부위의 기판(100)이 식각 공정에 의해 제거되거나 손상되지 않는다. 따라서, 상기 기판(100)이 과도하게 제 거되면서 발생되는 피팅 불량을 감소시킬 수 있다.
이하에서는, 상기 제1 선택 트랜지스터들 사이에 구비되는 콘택 플러그를 제1 콘택 플러그(216a)라 하고, 상기 제2 선택 트랜지스터들 사이에 구비되는 콘택 플러그를 제2 콘택 플러그(216b)라 하면서 설명한다.
도 13을 참조하면, 상기 예비 제1 도전 패턴(206a), 스페이서(214), 제1 및 제2 콘택 플러그(216a, 216b) 및 소자 분리막 패턴(202)을 덮도록 유전막(도시안됨)을 형성한다. 상기 유전막은 고유전 물질을 원자층 적층법 또는 화학기상 증착법을 통해 형성할 수 있다. 상기 유전막으로 사용될 수 있는 고유전 물질의 예로는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 형성될 수 있다. 상기 고유전율을 갖는 금속 산화물을 사용하는 경우, 상기 유전막은 100 내지 500Å 정도의 두께로 형성될 수 있다.
이와는 다르게, 상기 유전막을 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물을 순차적으로 적층시켜 형성할 수도 있다.
다음에, 상기 제1 및 제2 선택 트랜지스터가 형성될 부위의 예비 제1 도전 패턴과 상기 제1 및 제2 콘택 플러그 상에 형성되어 있는 유전막을 사진 식각 공정을 통해 제거하여 예비 유전막 패턴(218)을 형성한다. 상기 예비 유전막 패턴(218)은 단위 셀을 이루는 셀 트랜지스터가 형성될 부위의 예비 제1 도전 패턴(206a) 상에 위치하게 된다.
도 14를 참조하면, 상기 예비 유전막 패턴(218), 예비 제1 도전 패턴(206a), 제1 및 제2 콘택 플러그(216a, 216b)의 표면을 덮도록 제3 도전막(220)을 형성한 다.
상기 제3 도전막(220)은 후속의 패터닝 공정을 통해 셀 트랜지스터의 콘트롤 게이트 패턴과, 제1 및 제2 선택 트랜지스터의 게이트 패턴과, 상기 제1 콘택 플러그와 접속하는 비트 라인 콘택과, 상기 제2 콘택 플러그와 접속하는 공통 소오스 라인으로 각각 제공된다.
이 후, 상기 제3 도전막(220) 상에 상기 콘트롤 게이트 패턴, 게이트 패턴, 비트 라인 콘택 및 공통 소오스 라인을 형성하기 위한 제3 마스크 패턴(222)을 형성한다. 구체적으로, 상기 셀 트랜지스터가 형성될 부위의 예비 제1 도전 패턴(206a)과, 상기 제1 및 제2 선택 트랜지스터가 형성될 부위의 예비 제1 도전 패턴(206a)과, 상기 공통 소오스 라인이 형성될 부위의 제2 콘택 플러그(216b) 상에는 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 제3 마스크 패턴(222a, 222b, 222c)이 형성된다. 또한, 상기 비트 라인 콘택이 형성될 부위의 제1 콘택 플러그 (216a)상에는 고립된 패턴 형태의 제3 마스크 패턴(222c)이 형성된다.
도 15를 참조하면, 상기 제3 마스크 패턴(222)을 식각 마스크로 사용하여 상기 제3 도전막(220)을 식각함으로써, 콘트롤 게이트 패턴(220a), 제2 도전 패턴(220b) 및 제3 도전 패턴(220c, 220d)을 각각 형성한다. 여기서, 상기 제2 도전 패턴(220b)은 상기 예비 제1 도전 패턴(206a) 상에 구비되어 셀 선택 트랜지스터의 게이트 전극의 일부로 사용된다. 또한, 상기 제3 도전 패턴 중 일부(220c)는 비트 라인 콘택으로 사용되고, 상기 제3 도전 패턴 중 나머지(220d)는 공통 소오스 라인 으로 사용된다. 구체적으로, 상기 제1 콘택 플러그(216a) 상에 형성된 제3 도전 패턴(220c)은 고립된 형상을 가짐으로써 비트 라인 콘택의 일부로 사용되고, 상기 제2 콘택 플러그(216b) 상에 형성된 제3 도전 패턴(220d)은 제2 방향을 연장되는 라인 형상을 가짐으로써 공통 소오스 라인으로 사용된다.
이 후, 상기 콘트롤 게이트 패턴(220a) 아래에 노출되어 있는 예비 유전막 패턴(218)을 식각함으로써 유전막 패턴(218a)을 형성한다. 계속하여, 상기 유전막 패턴(218a)에 의해 노출된 예비 제1 도전막 패턴(206a)을 식각함으로써, 플로팅 게이트 패턴(206b) 및 제1 도전 패턴(206c)을 각각 형성한다. 또한, 상기 플로팅 게이트 패턴(206b) 및 제1 도전 패턴(206c)에 의해 노출된 터널 산화막 패턴(204a)을 식각한다. 상기 제1 도전 패턴(206c)은 상기 셀 선택 트랜지스터의 게이트 전극의 일부로 사용된다.
이와 같이, 본 실시예의 방법에 의하면, 상기 콘트롤 게이트 패턴(220a) 및 플로팅 게이트 패턴(206b) 형성하기 위한 패터닝 공정을 수행할 때 비트 라인 콘택의 일부분 및 공통 소오스 라인이 함께 형성된다.
다음에, 상기 기판에 불순물을 주입함으로써 상기 플로팅 게이트 전극 사이의 기판에 제2 불순물 영역(223)을 형성한다.
도 16을 참조하면, 상기 콘트롤 게이트 패턴(220a), 제2 도전 패턴(220b), 제3 도전 패턴(220c, 220d) 사이의 갭 부위와 상부를 덮는 층간 절연막(228)을 형성한다. 상기 층간 절연막(228)을 형성한 다음, 상기 층간 절연막(228)의 상부를 평탄화하기 위한 화학 기계적 연마 공정을 더 수행할 수도 있다.
다음에, 상기 층간 절연막(228) 상에 상기 비트 라인 콘택으로 사용되는 제3 도전 패턴(220d)의 상부면과 대향하는 부위를 선택적으로 노출시키는 제4 마스크 패턴(도시안됨)을 형성한다. 상기 제4 마스크 패턴을 식각 마스크로 사용하여 상기 층간 절연막(228)을 식각함으로써 상기 제3 도전 패턴(220c)의 상부면을 노출시키는 개구부(229)를 형성한다.
도 17 및 도 20을 참조하면, 상기 개구부(229) 내부를 채우도록 제4 도전막(도시안됨)을 형성한다. 다음에, 상기 층간 절연막(228)의 상부면이 노출되도록 상기 제4 도전막을 평탄화함으로써 제3 콘택 플러그(230)를 형성한다.
이 후, 제5 도전막(도시안됨)을 증착하고, 상기 제5 도전막을 패터닝함으로써 상기 제3 콘택 플러그(230)와 접속하는 도전성 라인(232)을 형성한다. 상기 도전성 라인(232)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 도전성 라인(232)은 제1 선택 트랜지스터의 드레인 영역으로 전기적 신호를 인가하기 위한 비트 라인으로 사용된다.
상기 설명한 것과는 달리, 상기 개구부(229) 내부를 채우도록 상기 층간 절연막(228) 상에 제4 도전막을 형성하고 상기 제4 도전막을 패터닝함으로써, 상기 제3 콘택 플러그(230) 및 도전성 라인(232)을 동시에 형성할 수도 있다.
본 실시예의 방법에 의하면, 상기 제1 콘택 플러그, 제3 도전 패턴 및 제3 콘택 플러그가 적층됨으로써 비트 라인 콘택이 완성된다. 그런데, 상기 비트 라인콘택의 하부를 이루는 상기 제1 콘택 플러그 및 제3 도전 패턴이 이 전의 셀 게이트 패턴 및 선택 트랜지스터의 게이트 패턴을 형성하는 공정을 통해 이미 형성되었 기 때문에, 상기 비트 라인 콘택을 형성하기 위하여 식각되는 층간 절연막의 두께가 종래에 비해 매우 얇아지게 된다. 따라서, 상기 비트 라인 콘택을 형성하는데 수행되는 식각 공정이 매우 용이해진다.
상술한 바와 같이 본 발명의 배선 형성 방법에 의하면, 도전성 패턴을 형성할 시에 상기 도전성 패턴들 사이에 구비되는 콘택 플러그의 하부도 함께 형성한다. 따라서, 깊고 좁은 폭을 갖는 콘택 플러그를 용이하게 형성할 수 있다. 또한, 상기 배선을 포함하는 비휘발성 메모리 소자를 형성하는 경우, 공정이 단순해지고 하부의 콘택 영역과 콘택 플러그가 미스얼라인되면서 발생되는 불량을 감소시킬 수 있다. 따라서, 상기 비휘발성 메모리 소자의 제조 수율이 향상되는 효과를 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 기판 상에 구비되는 제1 도전 패턴들;
    상기 기판에서 콘택 영역들과 인접하는 제1 도전 패턴의 양측벽에 구비되는 스페이서;
    상기 스페이서 사이에 구비되고 상기 기판의 콘택 영역들과 접속하는 콘택 플러그들;
    상기 제1 도전 패턴들 상에 구비되는 제2 도전 패턴들; 및
    상기 제2 도전 패턴과 동일한 물질로 이루어지고, 상기 콘택 플러그들 상부면과 접하는 제3 도전 패턴들을 포함하는 반도체 소자의 배선 구조물.
  2. 제1항에 있어서, 상기 제3 도전 패턴들은 각각 콘택 플러그 형상 및 라인 형상 중 하나의 형상을 갖는 것을 특징으로 하는 반도체 소자의 배선 구조물.
  3. 제1항에 있어서, 상기 제1 도전 패턴들은 고립된 패턴 형상을 갖는 것을 특징으로 하는 반도체 소자의 배선 구조물.
  4. 기판 상에 콘택 영역들을 노출시키는 예비 제1 도전 패턴들을 형성하는 단계;
    상기 예비 제1 도전 패턴들의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서 사이에 상기 기판의 콘택 영역들과 접속하는 콘택 플러그들을 형성하는 단계;
    상기 제1 예비 도전 패턴들 및 상기 콘택 플러그 상에 도전막을 형성하는 단계;
    상기 도전막을 패터닝하여, 상기 제1 예비 도전 패턴들 상에 제2 도전 패턴과 상기 콘택 플러그 상에 제3 도전 패턴을 형성하는 단계; 및
    상기 제2 도전 패턴 사이의 제1 예비 도전 패턴을 식각하여 제1 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조물의 제조 방법.
  5. 제4항에 있어서, 상기 제3 도전 패턴들은 콘택 플러그 형상 및 라인 형상 중 하나의 형상을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 배선 구조물.
  6. 기판 상에, 터널 산화막, 플로팅 게이트 패턴, 유전막 및 콘트롤 게이트 패턴이 적층되고, 하나의 스트링을 이루는 단위 셀들;
    상기 하나의 스트링을 이루는 단위 셀들의 양 단부의 기판 상에, 게이트 산화막 패턴, 제1 도전 패턴 및 제2 도전 패턴이 적층된 제1 및 제2 선택 트랜지스터들;
    상기 제1 도전 패턴 및 게이트 산화막 패턴의 측벽에 구비되는 스페이서;
    상기 제1 선택 트랜지스터에 구비되는 스페이서 사이의 기판과 접속하는 제1 콘택 플러그;
    상기 제2 선택 트랜지스터에 구비되는 스페이서 사이의 기판과 접속하는 제2 콘택 플러그; 및
    상기 제2 도전 패턴과 동일한 물질로 이루어지고, 상기 제1 및 제2 콘택 플러그들 상부면과 접하는 제3 도전 패턴들을 포함하는 비휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 제1 콘택 플러그 상의 제3 도전 패턴은 콘택 플러그 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제6항에 있어서, 상기 제2 콘택 플러그 상의 제3 도전 패턴은 라인 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제6항에 있어서, 상기 플로팅 게이트 패턴과 제1 도전 패턴은 동일한 물질로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 기판 상에 예비 산화막 패턴 및 예비 제1 도전 패턴이 적층된 구조물을 형성하는 단계;
    상기 구조물들의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서 사이에 상기 노출된 기판과 접속하는 제1 및 제2 콘택 플러그들을 형성하는 단계;
    상기 예비 제1 도전 패턴 상에 예비 유전막 패턴을 형성하는 단계;
    상기 제1 예비 도전 패턴들, 상기 제1 및 제2 콘택 플러그 상에 도전막을 형성하는 단계;
    상기 도전막을 패터닝하여, 상기 제1 예비 도전 패턴들 상에 제2 도전 패턴과 상기 제1 및 제2 콘택 플러그 상에 제3 도전 패턴을 각각 형성하는 단계; 및
    상기 제2 도전 패턴 사이에 노출된 예비 유전막 패턴 및 제1 예비 도전 패턴을 순차적으로 식각하여, 터널 산화막, 플로팅 게이트 패턴, 유전막 패턴 및 콘트롤 게이트가 적층된 단위 셀들 및 게이트 산화막, 제1 및 제2 도전 패턴이 적층된 제1 및 제2 선택 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 상기 기판에 예비 산화막 패턴 및 예비 제1 도전 패턴이 적층된 구조물을 형성하기 이 전에,
    상기 기판의 소자 분리 영역에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용하여 상기 기판을 식각함으로써 소자 분리용 트렌치를 형성하는 단계;
    상기 트렌치를 매립하면서 상기 기판 상부면으로부터 돌출되는 소자 분리막 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 예비 산화막 패턴 및 예비 제1 도전 패턴이 적층된 구조물을 형성하는 단계는,
    상기 소자 분리막 패턴 사이를 채우도록 산화막 및 도전막을 형성하는 단계;
    상기 기판의 콘택 형성 영역이 노출되도록 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 이용하여 도전막 및 산화막의 일부를 식각함으로써 예비 산화막 패턴, 예비 제1 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제12항에 있어서, 상기 소자 분리막 패턴은 제1 방향으로 연장되는 라인 형상을 갖고, 상기 마스크 패턴은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제10항에 있어서, 상기 예비 산화막 패턴 및 예비 제1 도전 패턴이 적층된 구조물 사이에 노출된 기판 표면 아래로 불순물을 주입시켜 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  15. 제10항에 있어서, 상기 제1 및 제2 콘택 플러그를 형성하는 단계는,
    상기 스페이서 사이의 갭 내부를 채우면서 상기 예비 제1 도전 패턴 상에 도전막을 형성하는 단계; 및
    상기 스페이서 사이에만 도전 물질이 남아있도록 상기 도전막의 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  16. 제10항에 있어서, 상기 제1 콘택 플러그와 접속하는 제3 도전 패턴과 상기 제2 콘택 플러그와 접속하는 제3 도전 패턴은 서로 다른 형상을 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 단위 셀들, 제1 및 제2 선택 트랜지스터들 및 제3 전극 패턴들을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 일부분을 식각하여 상기 제2 콘택 플러그와 접속하는 제3 전극 패턴을 노출하는 개구부를 형성하는 단계;
    상기 개구부 내부에 도전 물질을 채워넣어 제3 콘택 플러그를 형성하는 단계; 및
    상기 제3 콘택 플러그와 접속하는 도전성 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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