CN100547768C - 非易失性存储器的制作方法 - Google Patents
非易失性存储器的制作方法 Download PDFInfo
- Publication number
- CN100547768C CN100547768C CNB2006101717229A CN200610171722A CN100547768C CN 100547768 C CN100547768 C CN 100547768C CN B2006101717229 A CNB2006101717229 A CN B2006101717229A CN 200610171722 A CN200610171722 A CN 200610171722A CN 100547768 C CN100547768 C CN 100547768C
- Authority
- CN
- China
- Prior art keywords
- conductor layer
- dielectric layer
- layer
- nonvolatile memory
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 239000004020 conductor Substances 0.000 claims abstract description 116
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 230000008569 process Effects 0.000 abstract description 9
- 230000005641 tunneling Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 171
- 238000005516 engineering process Methods 0.000 description 14
- 238000007667 floating Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000001808 coupling effect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
一种非易失性存储器的制作方法，此方法是先提供衬底，此衬底具有源极线区域。接着，于衬底上依序形成隧穿介电层、第一导体层、栅极间介电层与第二导体层。然后，移除源极线区域的第二导体层与栅极间介电层，以暴露出第一导体层。继之，于源极线区域的第一导体层与隧穿介电层中形成开口。而后，于衬底上形成第三导体层，且第三导体层填满开口。随后，进行图案化工艺，将第三导体层、第二导体层、栅极间介电层与第一导体层图案化，以形成多个堆迭栅极结构，同时于源极线区域形成源极线。之后，于堆迭栅极结构两侧与源极线下方的衬底中形成掺杂区。
Description
技术领域
本发明涉及一种半导体元件的制作方法，且特别涉及一种非易失性存储器的制作方法。
背景技术
非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。
典型的非易失性存储器，一般是被设计成具有堆迭式(stacked)栅极结构，其中包括以掺杂多晶硅制作的浮置栅极(floating gate)与控制栅极(controlgate)。浮置栅极位于控制栅极和衬底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字元线(word line)相接，此外还包括隧穿氧化层(tunneling oxide layer)和栅极间介电层(inter-gate dielectric layer)分别位于衬底和浮置栅极之间以及浮置栅极和控制栅极之间。
另一方面，目前业界较常使用的非易失性存储器阵列包括或非栅(NOR)型阵列结构与与非栅(NAND)型阵列结构。由于与非栅型阵列结构是使各记忆胞串接在一起，因此与非栅型阵列结构的集成度会比或非栅型阵列结构的集成度高。
在一般的与非栅型阵列结构闪速存储器元件的制作过程中，在记忆胞形成之后，会于衬底上形成一层介电层，并于其中形成源极线(source line)。接着，于衬底上形成另一层介电层，并于其中形成源极线接触窗插塞(source linecontact plug)。接下来，还会形成多层的层间介电层，并于其中形成位于记忆胞区(memory cell region)以及位于周边电路区(periphery circuit region)的接触窗插塞、位元线接触窗插塞(bit line contact plug)以及与位元线、字元线等等电性连接的接触窗插塞。
由于在形成上述源极线与各个接触窗插塞时，会进行多次的光刻(photolithography)工艺、蚀刻(etching)工艺以及化学机械抛光(chemicalmechanical polishing，CMP)工艺，因此会使得工艺步骤较为复杂。此外，复杂的工艺步骤以及使用较多的掩模数目也会导致生产成本的增加。再者，工艺中形成了多层的介电层，以及为了避免位元线与源极线产生耦合效应(coupling effect)而增加介电层的厚度，也使得介电层的总厚度增加，使得接触窗插塞中容易产生空隙(void)，并导致元件的电阻值增加。
发明内容
本发明提供一种非易失性存储器的制作方法，可以减少使用的掩模数目，达到简化工艺与降低生产成本的目的。
本发明另提供一种非易失性存储器的制作方法，可以降低介电层的总厚度，以避免接触窗插塞阻值过高的问题。
本发明提出一种非易失性存储器的制作方法，此方法是先提供衬底，此衬底具有源极线区域。接着，于衬底上依序形成隧穿介电层、第一导体层、栅极间介电层与第二导体层。然后，移除源极线区域的第二导体层与栅极间介电层，以暴露出第一导体层。继之，于源极线区域的第一导体层与隧穿介电层中形成开口。而后，于衬底上形成第三导体层，且第三导体层填满开口。随后，进行图案化工艺，将第三导体层、第二导体层、栅极间介电层与第一导体层图案化，以形成多个堆迭栅极结构，同时于源极线区域形成源极线。之后，于堆迭栅极结构两侧与源极线下方的衬底中形成掺杂区。
依照本发明实施例所述的非易失性存储器的制作方法，上述在形成掺杂区之后，更可以于衬底上形成介电层。
依照本发明实施例所述的非易失性存储器的制作方法，上述在形成介电层之后，更可以于介电层中形成接触窗插塞，其中这些接触窗插塞分别与源极线、掺杂区以及堆迭栅极结构电性连接。
依照本发明实施例所述的非易失性存储器的制作方法，上述在形成第三导体层之后以及进行图案化工艺之后，更可以于第三导体层上形成金属硅化物层。
依照本发明实施例所述的非易失性存储器的制作方法，上述的栅极间介电层的材料例如为氧化硅/氮化硅/氧化硅堆迭层。
依照本发明实施例所述的非易失性存储器的制作方法，上述的第一导体层的材料例如为掺杂多晶硅。
依照本发明实施例所述的非易失性存储器的制作方法，上述的第二导体层的材料例如为掺杂多晶硅。
依照本发明实施例所述的非易失性存储器的制作方法，上述的第三导体层的材料例如为掺杂多晶硅。
依照本发明实施例所述的非易失性存储器的制作方法，上述的衬底还具有选择栅极区域。在移除源极线区域的第二导体层与栅极间介电层的步骤中，更可以移除选择栅极区域的部分第二导体层与栅极间介电层，且在图案化工艺中，更可以同时于选择栅极区域形成选择栅极。
本发明另提供一种非易失性存储器的制作方法，此方法是先提供衬底，此衬底具有记忆胞区与周边电路区，而记忆胞区具有源极线区域。然后，于记忆胞区的衬底上形成隧穿介电层，以及于周边电路区的衬底上形成栅极介电层。接着，于衬底上依序形成第一导体层、栅极间介电层与第二导体层。继之，移除源极线区域的第二导体层与栅极间介电层以及周边电路区的第二导体层与栅极间介电层，以暴露出第一导体层。而后，于源极线区域的第一导体层与隧穿介电层中形成开口。随后，于衬底上形成第三导体层，且第三导体层填满开口。接下来，进行图案化工艺，将第三导体层、第二导体层、栅极间介电层与第一导体层图案化，以于记忆胞区形成第一堆迭栅极结构并同时于源极线区域形成源极线，且于周边电路区形成第二堆迭栅极结构。之后，于第一堆迭栅极结构与第二堆迭栅极结构两侧以及源极线下方的衬底中形成掺杂区。
依照本发明实施例所述的非易失性存储器的制作方法，上述在形成掺杂区之后，更可以于衬底上形成介电层。
依照本发明实施例所述的非易失性存储器的制作方法，上述在形成介电层之后，更可以于介电层中形成接触窗插塞，其中这些接触窗插塞分别与源极线、掺杂区、第一堆迭栅极结构以及第二堆迭栅极结构电性连接。
依照本发明实施例所述的非易失性存储器的制作方法，上述在形成第三导体层之后以及进行图案化工艺之后，更可以于第三导体层上形成金属硅化物层。
依照本发明实施例所述的非易失性存储器的制作方法，上述的栅极间介电层的材料例如为氧化硅/氮化硅/氧化硅堆迭层。
依照本发明实施例所述的非易失性存储器的制作方法，上述的第一导体层的材料例如为掺杂多晶硅。
依照本发明实施例所述的非易失性存储器的制作方法，上述的第二导体层的材料例如为掺杂多晶硅。
依照本发明实施例所述的非易失性存储器的制作方法，上述的第三导体层的材料例如为掺杂多晶硅。
依照本发明实施例所述的非易失性存储器的制作方法，上述的记忆胞区还具有选择栅极区域。在移除源极线区域的第二导体层与栅极间介电层的步骤中，更可以移除选择栅极区域的部分第二导体层与栅极间介电层，且在图案化工艺中，更可以同时于选择栅极区域形成选择栅极。
本发明在制作非易失性存储器的记忆胞时，记忆胞与源极线是在相同的工艺步骤中所形成的，因此不需要进行额外的工艺，且除了与位元线电性连接的接触窗插塞之外，记忆胞区与周边电路区的各个插塞皆是于同一工艺步骤中所形成，因此在本发明的制作过程中减少了所使用的掩模数目以及进行化学机械抛光工艺的次数，使得工艺步骤更为简单，且同时降低了生产成本。
此外，由于源极线与记忆胞是在相同的工艺步骤中所形成的，因此其高度与记忆胞的高度实质上相同，而不需要另外增加源极线与位元线之间的介电层厚度来避免二者之间因距离过于接近而产生耦合效应的问题，且由于大部分的接触窗插塞皆形成在同一层介电层中而不需要形成多层的介电层，也因此降低了介电层的总厚度，避免了接触窗插塞中产生空隙而导致元件电阻值增加的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1A至图1F为依照本发明实施例所绘示的非易失性存储器的制作流程剖面图。
主要元件符号说明
100：衬底
101：记忆胞区
102：隧穿介电层
103：周边电路区
104：栅极介电层
105：源极线区域
106、108、112、120：导体层
107：选择栅极区域
110：栅极间介电层
114、116：图案化掩模层
118：开口
122：金属硅化物层
124a、124b、124c：堆迭栅极结构
126：源极线
128：掺杂区
129：侧壁子
130：介电层
132a、132b、132c、132d、132e：接触窗插塞
具体实施方式
图1A至图1F为依照本发明实施例所绘示的非易失性存储器的制作流程剖面图。
首先，请参照图1A，提供衬底100，衬底100例如为硅衬底。衬底100具有记忆胞区101与周边电路区103。记忆胞区具有源极线区域105与选择栅极区域107。
然后，于记忆胞区101的衬底100上形成隧穿介电层102，以及于周边电路区103的衬底100上形成栅极介电层104。隧穿介电层102与栅极介电层104的材料例如为氧化硅，而二者的形成方法为本领域中普通技术人员所熟知，于此不再赘述。此外，隧穿介电层102与的栅极介电层104的厚度也并不相同。
接着，于衬底100上形成导体层106。导体层106的材料例如是掺杂多晶硅，形成方法例如是先进行化学气相沉积工艺来形成一层未掺杂多晶硅层之后再进行离子注入工艺，或者也可以采用临场(in-situ)注入杂质的方式进行化学气相沉积工艺。
然后，例如进行光刻工艺与蚀刻工艺，将记忆胞区101的导体层106图案化，以形成呈条状布局的导体层106。
接下来，依序于衬底100上形成导体层108、栅极间介电层110与导体层112。导体层108、112的材料以及形成方法例如与导体层106相同。栅极间介电层110的材料例如是氧化硅/氮化硅/氧化硅堆迭层，形成方法例如是先以热氧化法形成于导体层108上形成第一层氧化硅层，接着再进行化学气相沉积工艺以于氧化硅层上形成一层氮化硅层，之后再于氮化硅层上形成第二层氧化硅层。当然，栅极间介电层110的材料也可以是氧化硅、氧化硅/氮化硅或其他的介电材料。
继之，请参照图1B，于记忆胞区101的衬底100上形成图案化掩模层114。图案化掩模层114例如是图案化光致抗蚀剂层，其暴露出记忆胞区101中源极线区域105与部分选择栅极区域107的导体层112以及周边电路区103的导体层112。
然后，以图案化掩模层114为掩模，进行蚀刻工艺，移除暴露出来的导体层112与其下方栅极间介电层110，以暴露出导体层108。
而后，请参照图1C，移除图案化掩模层114。移除图案化掩模层114的方法例如是先以氧等离子体灰化图案化掩模层114之后，再进行湿式清洗工艺。
接着，于衬底100上形成图案化掩模层116。图案化掩模层116例如是图案化光致抗蚀剂层，其暴露出记忆胞区101中源极线区域105的部分导体层108。
然后，以图案化掩模层116为掩模，例如进行干式蚀刻工艺，移除图案化掩模层116所暴露的导体层108及其下方的导体层106与隧穿介电层102，以于源极线区域105的导体层106与隧穿介电层102中形成开口118。特别一提的是，开口118的位置即为后续所形成的源极线的位置。
随后，请参照图1D，移除图案化掩模层116。移除图案化掩模层116的方法例如是先以氧等离子体灰化图案化掩模层116之后，再进行湿式清洗工艺。
接着，于衬底100上形成导体层120，且导体层120填满开口118。同样地，导体层120的材料以及形成方法例如与导体层106相同。
然后，选择性地于导体层120上形成金属硅化物层122，以降低元件的电阻值。金属硅化物层122的材料例如为硅化钨、硅化钛、硅化钴、硅化钽、硅化镍、硅化铂或硅化钯，形成方法例如是化学气相沉积工艺。
接下来，请参照图1E，进行图案化工艺，将记忆胞区101的金属硅化物层122、导体层120、导体层112、栅极间介电层110、导体层108与导体层106图案化，以形成堆迭栅极结构124a、124b以及于源极线区域105形成源极线126。堆迭栅极结构124a、124b自衬底100起依序是由导体层106、导体层108、栅极间介电层110、导体层112、导体层120与金属硅化物层122所构成，且堆迭栅极结构124a与隧穿介电层102构成非易失性存储器中的记忆胞。此外，导体层106与导体层108共同构成浮置栅极(floating gate)，而导体层112、120与金属硅化物层122共同构成控制栅极(control gate)。位于选择栅极区域107的堆迭栅极结构124b则作为选择栅极(selecting gate)的用
另外，在进行上述图案化工艺时，也会同时将周边电路区103的金属硅化物层122、导体层120、导体层108以及导体层106图案化，以形成堆迭栅极结构124c。堆迭栅极结构124c自衬底100起依序是由导体层106、导体层108、导体层120与金属硅化物层122所构成。
接着，进行离子注入工艺，以于堆迭栅极结构124a、124b、124两侧以及源极线126下方的衬底100中形成掺杂区128，以作为源极区或漏极区的用。
然后，先于堆迭栅极结构124a、124b、124c两侧形成侧壁子(spacer)129，再于衬底100上形成介电层130。介电层130的材料例如为氧化硅，形成方法例如为化学气相沉积工艺。介电层130同时覆盖了堆迭栅极结构124a、124b、124c、源极线126以及衬底100表面。
之后，于介电层130中形成接触窗插塞132a、132b、132c、132d与132e，其中接触窗插塞132a与作为选择栅极的堆迭栅极结构124b电性连接，接触窗插塞132b与源极线126电性连接，接触窗插塞132c与掺杂区128以及后续工艺中所形成的位元线电性连接，接触窗插塞132d与周边电路区103的堆迭栅极结构124c电性连接，而接触窗插塞132e与堆迭栅极结构124c两侧的掺杂区128电性连接。上述接触窗插塞132a、132b、132c、132d与132e的材料与形成方法为本领域中普通技术人员所熟知，于此不再赘述。特别一提的是，除了接触窗插塞132c之外，接触窗插塞132a、132b、132d与132e皆是于同一工艺步骤中所形成，因此在制作过程中仅需使用一道掩模。
然后，后续再视元件需求来进行一般熟悉的工艺步骤，而这些步骤已为公知技术，于此不再另行说明。
综上所述，本发明在制作非易失性存储器的记忆胞时，同时制作源极线，也就是说，记忆胞与源极线是在相同的工艺步骤中所形成的，因此不需要进行额外的工艺，达到了简化工艺的目的。
此外，除了与位元线电性连接的接触窗插塞之外，记忆胞区与周边电路区的各个插塞皆是于同一工艺步骤中所形成，因此在制作过程中仅需使用一道掩模以及减少了进行化学机械抛光工艺的次数，且本发明的制作过程中也省去了制作源极线时所使用的掩模，因此使得工艺步骤更为简单，且降低了生产成本。
另外，由于源极线与记忆胞同时形成，因此源极线的高度与记忆胞的高度实质上相同，而不需要增加源极线与位元线之间介电层的厚度来避免二者之间因距离过于接近而产生耦合效应的问题，且由于大部分的接触窗插塞皆形成在同一层介电层中而不需要形成多层的介电层，也因此降低了介电层的总厚度，进而避免了接触窗插塞中产生空隙而导致元件电阻值增加的问题。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (18)
1.一种非易失性存储器的制作方法，包括：
提供衬底，具有源极线区域；
于该衬底上依序形成隧穿介电层、第一导体层、栅极间介电层与第二导体层；
移除该源极线区域的该第二导体层与该栅极间介电层，以暴露出该第一导体层；
于该源极线区域的该第一导体层与该隧穿介电层中形成开口；
于该衬底上形成第三导体层，且该第三导体层填满该开口；
进行图案化工艺，以图案化该第三导体层、该第二导体层、该栅极间介电层与该第一导体层以形成多个堆迭栅极结构，同时于该源极线区域形成源极线；以及
于该些堆迭栅极结构两侧与该源极线下方的该衬底中形成掺杂区。
2.如权利要求1所述的非易失性存储器的制作方法，其中在形成该掺杂区之后，更包括于该衬底上形成介电层。
3.如权利要求2所述的非易失性存储器的制作方法，其中在形成该介电层之后，更包括于该介电层中形成多个接触窗插塞，其中该些接触窗插塞分别与该源极线、该掺杂区以及该些堆迭栅极结构电性连接。
4.如权利要求1所述的非易失性存储器的制作方法，其中在形成该第三导体层之后以及进行该图案化工艺之后，更包括于该第三导体层上形成金属硅化物层。
5.如权利要求1所述的非易失性存储器的制作方法，其中该栅极间介电层的材料包括氧化硅/氮化硅/氧化硅堆迭层。
6.如权利要求1所述的非易失性存储器的制作方法，其中该第一导体层的材料包括掺杂多晶硅。
7.如权利要求1所述的非易失性存储器的制作方法，其中该第二导体层的材料包括掺杂多晶硅。
8.如权利要求1所述的非易失性存储器的制作方法，其中该第三导体层的材料包括掺杂多晶硅。
9.如权利要求1所述的非易失性存储器的制作方法，其中该衬底更具有选择栅极区域；
在移除该源极线区域的该第二导体层与该栅极间介电层的步骤中，更包括移除该选择栅极区域的部分该第二导体层与该栅极间介电层；以及
在该图案化工艺中，更包括同时于该选择栅极区域形成选择栅极。
10.一种非易失性存储器的制作方法，包括：
提供衬底，该衬底具有记忆胞区与周边电路区，该记忆胞区具有源极线区域；
于该记忆胞区的该衬底上形成隧穿介电层，以及于该周边电路区的该衬底上形成栅极介电层；
于该衬底上依序形成第一导体层、栅极间介电层与第二导体层；
移除该源极线区域的该第二导体层与该栅极间介电层以及该周边电路区的该第二导体层与该栅极间介电层，以暴露出该第一导体层；
于该源极线区域的该第一导体层与该隧穿介电层中形成开口；
于该衬底上形成第三导体层，且该第三导体层填满该开口；
进行图案化工艺，图案化该第三导体层、该第二导体层、该栅极间介电层与该第一导体层，以于该记忆胞区形成多个第一堆迭栅极结构并同时于该源极线区域形成源极线，且于该周边电路区形成第二堆迭栅极结构；以及
于该些第一堆迭栅极结构与该第二堆迭栅极结构两侧以及该源极线下方的该衬底中形成掺杂区。
11.如权利要求10所述的非易失性存储器的制作方法，其中在形成该掺杂区之后，更包括于该衬底上形成介电层。
12.如权利要求11所述的非易失性存储器的制作方法，其中在形成该介电层之后，更包括于该介电层中形成多个接触窗插塞，其中该些接触窗插塞分别与该源极线、该掺杂区、该些第一堆迭栅极结构以及该第二堆迭栅极结构电性连接。
13.如权利要求10所述的非易失性存储器的制作方法，其中在形成该第三导体层之后以及进行该图案化工艺之后，更包括于该第三导体层上形成金属硅化物层。
14.如权利要求10所述的非易失性存储器的制作方法，其中该栅极间介电层的材料包括氧化硅/氮化硅/氧化硅堆迭层。
15.如权利要求10所述的非易失性存储器的制作方法，其中该第一导体层的材料包括掺杂多晶硅。
16.如权利要求10所述的非易失性存储器的制作方法，其中该第二导体层的材料包括掺杂多晶硅。
17.如权利要求10所述的非易失性存储器的制作方法，其中该第三导体层的材料包括掺杂多晶硅。
18.如权利要求10所述的非易失性存储器的制作方法，其中该记忆胞区更具有选择栅极区域；
在移除该源极线区域的该第二导体层与该栅极间介电层的步骤中，更包括移除该选择栅极区域的部分该第二导体层与该栅极间介电层；以及
在该图案化工艺中，更包括同时于该选择栅极区域形成选择栅极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006101717229A CN100547768C (zh) | 2006-12-19 | 2006-12-19 | 非易失性存储器的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006101717229A CN100547768C (zh) | 2006-12-19 | 2006-12-19 | 非易失性存储器的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101207089A CN101207089A (zh) | 2008-06-25 |
| CN100547768C true CN100547768C (zh) | 2009-10-07 |
Family
ID=39567139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101717229A Active CN100547768C (zh) | 2006-12-19 | 2006-12-19 | 非易失性存储器的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100547768C (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130065B (zh) * | 2010-01-18 | 2013-09-11 | 上海华虹Nec电子有限公司 | Eeprom的栅极制造方法及其制造的栅极 |
| CN114156271A (zh) * | 2015-04-30 | 2022-03-08 | 联华电子股份有限公司 | 静态随机存取存储器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1267915A (zh) * | 1999-03-18 | 2000-09-27 | 株式会社东芝 | 非易失性半导体存储装置及其制造方法 |
| JP2000269466A (ja) * | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
| US6962850B2 (en) * | 2003-10-01 | 2005-11-08 | Chartered Semiconductor Manufacturing Ltd. | Process to manufacture nonvolatile MOS memory device |
| CN1790679A (zh) * | 2004-11-11 | 2006-06-21 | 三星电子株式会社 | 形成具有浮栅的非易失性存储器件的方法 |
-
2006
- 2006-12-19 CN CNB2006101717229A patent/CN100547768C/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269466A (ja) * | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
| CN1267915A (zh) * | 1999-03-18 | 2000-09-27 | 株式会社东芝 | 非易失性半导体存储装置及其制造方法 |
| US6962850B2 (en) * | 2003-10-01 | 2005-11-08 | Chartered Semiconductor Manufacturing Ltd. | Process to manufacture nonvolatile MOS memory device |
| CN1790679A (zh) * | 2004-11-11 | 2006-06-21 | 三星电子株式会社 | 形成具有浮栅的非易失性存储器件的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101207089A (zh) | 2008-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8134198B2 (en) | Nonvolatile semiconductor memory | |
| US20140264934A1 (en) | Interlayer conductor structure and method | |
| US20080246075A1 (en) | Semiconductor device and method of manufacturing the same | |
| US8193058B2 (en) | Method of manufacturing semiconductor device | |
| CN105280606B (zh) | 接触结构及形成方法以及应用其的回路 | |
| US20080305596A1 (en) | Method of fabricating non-volatile memory | |
| CN107359164B (zh) | 存储器结构及其制造方法 | |
| US7884425B2 (en) | Non-volatile memory devices | |
| US9343467B2 (en) | Semiconductor device | |
| CN101924078B (zh) | 快闪存储器的制造方法 | |
| JP2010080853A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP5330440B2 (ja) | 半導体装置の製造方法 | |
| JP2008091614A (ja) | 半導体装置およびその製造方法 | |
| CN100547768C (zh) | 非易失性存储器的制作方法 | |
| US7851290B2 (en) | Method of fabricating semiconductor device | |
| CN101174621B (zh) | 具有电容器的半导体器件及其制造方法 | |
| CN106298487A (zh) | 电路与形成该电路的方法 | |
| CN101236927A (zh) | 自行对准接触窗及其制造方法 | |
| US7592036B2 (en) | Method for manufacturing NAND flash memory | |
| TWI572074B (zh) | 電阻式隨機存取記憶體及其製造方法 | |
| CN101452889A (zh) | 非易失性存储器的制造方法 | |
| CN105826324A (zh) | 三维半导体元件及其制造方法 | |
| CN101399229A (zh) | 非易失性存储器的制造方法 | |
| TWI333262B (en) | Method for manufacturing non-volatile memory | |
| TWI755943B (zh) | 非揮發性記憶體元件及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: POWERCHIP TECHNOLOGY CO., LTD. Free format text: FORMER NAME: POWERCHIP SEMICONDUCTOR CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Hsinchu Science Park, Taiwan, China Co-patentee after: Renesas Technology Corp. Patentee after: Powerchip Technology Corp. Address before: Hsinchu Science Park, Taiwan, China Co-patentee before: Renesas Technology Corp. Patentee before: Powerchip Semiconductor Corp. |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20211206 Address after: Hsinchu Science Industrial Park, Taiwan, China Patentee after: Powerchip Technology Corp. Patentee after: Renesas Electronics Corp. Address before: Hsinchu Science Industrial Park, Taiwan, China Patentee before: Powerchip Technology Corp. Patentee before: Renesas Electronics Corp. Effective date of registration: 20211206 Address after: Hsinchu Science Industrial Park, Taiwan, China Patentee after: Powerchip Technology Corp. Patentee after: Renesas Electronics Corp. Address before: Hsinchu Science Industrial Park, Taiwan, China Patentee before: Powerchip Technology Corp. Patentee before: Renesas Technology Corp. |
|
| TR01 | Transfer of patent right |