CN101399229A - 非易失性存储器的制造方法 - Google Patents
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Abstract
本发明提供一种非易失性存储器的制造方法，包括：于基底上依序形成穿隧介电层、第一导体层与第一掩模层；于第一掩模层、第一导体层、穿隧介电层与基底中形成隔离结构；移除第一掩模层；移除源极区域与漏极区域的第一导体层与穿隧介电层；于源极区域与漏极区域的基底中形成第一掺杂区；于基底上形成第二导体层；于基底上形成栅间介电层；移除源极区域、漏极区域与部分选择栅极区域的栅间介电层；于基底上形成第三导体层；将第三导体层、第二导体层、栅间介电层与第一导体层图案化。
Description
技术领域
本发明是有关于一种半导体元件的制造方法，且特别是有关于一种非易失性存储器的制造方法。
背景技术
非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用之一种非易失性存储器。
典型的非易失性存储器，一般是被设计成具有堆迭式(stacked)栅极结构，其中包括以掺杂多晶硅制造的浮置栅极(floating gate)与控制栅极(controlgate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字线(word line)相接，此外还包括穿隧氧化层(tunneling oxide layer)和栅间介电层(inter-gate dielectric layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。
另一方面，目前业界较常使用的非易失性存储器阵列包括或非栅(NOR)型阵列结构和与非栅(NAND)型阵列结构。由于与非栅型阵列结构是使各存储单元串接在一起，因此与非栅型阵列结构的集成度会比或非栅型阵列结构的集成度高。
在一般的与非栅型阵列结构快闪存储器元件的制造过程中，在存储单元形成之后，先于基底上形成一层介电层，并于其中形成源极线(source line)。接着，于基底上形成另一层介电层，并于其中形成源极线接触窗(source linecontact)。接下来，还会形成多层的层间介电层(inter-layer dielectric layer)，并于其中形成接触窗、位线接触窗(bit line contact)以及与位线、字线等等电性连接的连接接触窗(pickup contact)。
由于上述源极线、位线接触窗与各个接触窗是分别在不同的步骤中形成，因此需要进行多次的光刻(photolithography)工艺、蚀刻(etching)工艺以及化学机械研磨(chemical mechanical polishing，CMP)工艺，而使得工艺步骤较为复杂。
此外，复杂的工艺步骤以及使用较多的光掩模数目(一般为5道光掩模)也会导致生产成本的增加。
另外，由于工艺中形成了多层的介电层，使得介电层的总厚度增加，因此上述的蚀刻工艺以及形成各个接触窗时的填沟(gap-filling)步骤往往会因沟槽的深宽比(aspect ratio)过高而受到限制。
再者，由于介电层的总厚度增加以及元件的集成度增加，在形成位线接触窗的过程中也容易发生位线接触窗偏移而接触到相邻选择栅极的问题。
发明内容
有鉴于此，本发明的目的就是在提供一种非易失性存储器的制造方法，可以避免形成接触窗时的填沟步骤因沟槽的深宽比过高而受到限制，以及避免发生接触窗偏移的现象，且可以减少光掩模的使用数目。
本发明提出一种非易失性存储器的制造方法，此方法是先于基底上依序形成穿隧介电层、第一导体层与第一掩模层，其中基底具有源极区域、漏极区域与选择栅极区域。然后，于第一掩模层、第一导体层、穿隧介电层与基底中形成隔离结构，此隔离结构的延伸方向与源极区域、漏极区域以及选择栅极区域的延伸方向交错。接着，移除第一掩模层。而后，移除源极区域与漏极区域的第一导体层与穿隧介电层。继之，于源极区域与漏极区域的基底中形成第一掺杂区。随后，于基底上形成第二导体层。之后，于基底上形成栅间介电层。接着，移除源极区域、漏极区域与部分选择栅极区域的栅间介电层。然后，于基底上形成第三导体层。而后，将第三导体层、第二导体层、栅间介电层与第一导体层图案化，以形成多个堆迭栅极结构，同时于源极区域形成源极线，并于漏极区域形成位线接触窗，以及于选择栅极区域形成选择栅极。
依照本发明实施例所述的非易失性存储器的制造方法，上述的堆迭栅极结构、源极线、位线接触窗与选择栅极的形成方法例如是先于第三导体层上形成光致抗蚀剂层。然后，进行第一曝光工艺，以于光致抗蚀剂层中形成多个第一曝光区，而第一曝光区的延伸方向与隔离结构的延伸方向交错。接着，对光致抗蚀剂层进行第二曝光工艺，以于漏极区域形成多个第二曝光区，其中第二曝光区位于隔离结构上方。而后，进行显影工艺，移除第一曝光区与第二曝光区的光致抗蚀剂层，以形成图案化光致抗蚀剂层。继之，以图案化光致抗蚀剂层为掩模，进行蚀刻工艺，移除部分第三导体层、第二导体层、栅间介电层与第一导体层。之后，移除图案化光致抗蚀剂层。
依照本发明实施例所述的非易失性存储器的制造方法，上述在形成堆迭栅极结构、源极线、位线接触窗与选择栅极之后，更可以于基底上形成介电层。
依照本发明实施例所述的非易失性存储器的制造方法，更可以于介电层中形成多个接触窗，其中这些接触窗分别与源极线、位线接触窗以及堆迭栅极结构电性连接。
依照本发明实施例所述的非易失性存储器的制造方法，上述的第二导体层的形成方法例如是先于基底上形成导体材料层。然后，进行平坦化工艺，移除部分导体材料层直到暴露出隔离结构。
依照本发明实施例所述的非易失性存储器的制造方法，上述的栅间介电层的材料例如为氧化硅/氮化硅/氮化硅。
依照本发明实施例所述的非易失性存储器的制造方法，上述在形成第三导体层之后以及将第三导体层、第二导体层、栅间介电层与第一导体层图案化之前，更可以在该第三导体层上形成第二掩模层。
依照本发明实施例所述的非易失性存储器的制造方法，上述的第二掩模层例如为复合层结构。
依照本发明实施例所述的非易失性存储器的制造方法，上述的复合层结构例如为氧化层与位在该氧化层上的多晶硅层。
依照本发明实施例所述的非易失性存储器的制造方法，更可以于堆迭栅极结构、位线接触窗、源极线与选择栅极的侧壁形成间隙壁。
依照本发明实施例所述的非易失性存储器的制造方法，上述在形成间隙壁之后，更可以利用间隙壁为掩模，进行离子注入工艺，以形成多个第二掺杂区。
依照本发明实施例所述的非易失性存储器的制造方法，上述的第一掺杂区的形成方法例如为离子注入工艺。
依照本发明实施例所述的非易失性存储器的制造方法，上述在形成第二导体层之后以及形成栅间介电层之前，更可以进行蚀刻工艺，以移除部分隔离结构。
本发明于形成存储单元与选择栅极之前，先于源极区域与漏极区域的基底中形成掺杂区，且在形成存储单元与选择栅极时，同时分别于源极区域与漏极区域形成源极线与位线接触窗，因此在后续形成接触窗的工艺中，不需要穿过基底上方的整个介电层，因此可避免形成高深宽比的沟槽，且可以仅进行一次光刻工艺与蚀刻工艺而同时形成分别与存储单元、选择栅极、源极线以及位线接触窗电性连接的接触窗，避免了因介电层的厚度过厚而造成蚀刻工艺受到限制，以及避免发生位线接触窗偏移的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。
附图说明
图1A至图1F为依照本发明实施例所绘示的非易失性存储器的制造流程上视图。
图2A至图2F分别为依照图1A至图1F中I-I’剖面线所绘示的非易失性存储器的制造流程剖面图。
图3A至图3F分别为依照图1A至图1F中II-II’剖面线所绘示的非易失性存储器的制造流程剖面图。
图3G为接续图3F所绘示的制造流程剖面图。
主要元件符号说明
100：基底 101：源极区域
102：穿隧介电层 103：漏极区域
104、112、116：导体层 105：选择栅极区域
106、124：掩模层 108：隔离结构
110、144：掺杂区 114：栅间介电层
118：金属硅化物层 120：氧化层
122：多晶硅层 126：光致抗蚀剂层
128、132：曝光区 130：未曝光区
134：堆迭栅极结构 136：源极线
138：位线接触窗 140：选择栅极
142：间隙壁 145：层间绝缘层
146：延伸接触窗 148、150、152：连接接触窗
具体实施方式
图1A至图1F为依照本发明实施例所绘示的非易失性存储器的制造流程上视图。图2A至图2F分别为依照图1A至图1F中I-I’剖面线所绘示的非易失性存储器的制造流程剖面图。图3A至图3F分别为依照图1A至图1F中II-II’剖面线所绘示的非易失性存储器的制造流程剖面图。图3G为接续图3F所绘示的制造流程剖面图。
首先，请同时参照图1A、图2A与图3A，于基底100上依序形成穿隧介电层102、导体层104与掩模层106。基底100具有源极区域101、漏极区域103与选择栅极区域105。穿隧介电层102的材料例如是氧化硅，其形成方法例如是热氧化法。导体层104的材料例如是掺杂多晶硅，其形成方法例如是化学气相沉积法。掩模层106的材料例如是氮化硅，其形成方法例如是化学气相沉积法。然后，于掩模层106、导体层104、穿隧介电层102与基底100中形成隔离结构108。隔离结构108的延伸方向与源极区域101、漏极区域103以及选择栅极区域105的延伸方向交错。隔离结构108例如是浅沟槽隔离结构，其形成方法例如是先于掩模层106、导体层104、穿隧介电层102与基底100中形成沟槽(未绘示)，然后于基底100上形成隔离材料层(未绘示)以填满沟槽，之后例如使用化学机械研磨法进行平坦化工艺并且以掩模层106作为停止层。在本实施例中，隔离结构108例如是在X方向上延伸，而源极区域101、漏极区域103以及选择栅极区域105例如是在Y方向上延伸。
然后，请同时参照图1B、图2B与图3B，移除掩模层106。接着，移除源极区域101与漏极区域103的导体层104与穿隧介电层102。移除源极区域101与漏极区域103的导体层104与穿隧介电层102的方法如下：先于基底100上形成图案化光致抗蚀剂层(未绘示)，此图案化光致抗蚀剂层暴露出源极区域101与漏极区域103的导体层104，然后再进行蚀刻工艺。继之，于源极区域101与漏极区域103的基底100中形成掺杂区110。掺杂区110的形成方法例如进行离子注入工艺。
特别一提的是，在上述步骤中，由于先于源极区域101与漏极区域103的基底100中形成掺杂区110，而不需要如公知技术一般，在后续存储单元及层间绝缘层形成之后才进行光刻工艺与蚀刻工艺先移除多层的层间绝缘层，然后再利用离子注入工艺形成掺杂区，因此可以避免公知技术中光刻工艺与蚀刻工艺因介电层厚度过厚而受到限制的问题。
接着，请同时参照图1C、图2C与图3C，于基底100上形成导体材料层(未绘示)，以填满隔离结构108之间的空隙。导体材料层的材料例如是掺杂多晶硅，其形成方法例如是化学气相沉积法。然后，进行平坦化工艺，移除部分导体材料层直到暴露出隔离结构108，以于源极区域101与漏极区域103的基底100以及导体层104上形成导体层112。导体层104与导体层112是用来作为非易失性存储器中浮置栅极的材料。接着，进行蚀刻工艺，移除部分隔离结构108而暴露出部分导体层112的侧壁，或者暴露出整个导体层112的侧壁与部分导体层104的侧壁，其目的是用以增加后续所形成的浮置栅极与控制栅极之间的重迭面积，以增加元件的耦合率(coupling ratio)。
请继续参照图1C、图2C与图3C，于基底100上形成栅间介电层114。栅间介电层114的材料例如是氧化硅/氮化硅/氮化硅，其形成方法例如是先以热氧化法形成于导体层112上形成第一层氧化硅层，接着进行化学气相沉积工艺以于氧化硅层上形成一层氮化硅层，之后再于氮化硅层上形成第二层氧化硅层。当然，栅间介电层114的材料也可以是氧化硅、氧化硅/氮化硅或其他的介电材料。
请继续参照图1C、图2C与图3C，进行光刻工艺与蚀刻工艺，移除源极区域101、漏极区域103与部分选择栅极区域105的栅间介电层114。然后，于基底100上形成导体层116。导体层116的材料例如是掺杂多晶硅，其形成方法例如是化学气相沉积法。之后，依序于导体层116上形成金属硅化物层118、掩模层124与光致抗蚀剂层126。金属硅化物层118是用来降低元件的电阻值。金属硅化物层118的材料例如为硅化钨、硅化钛、硅化钴、硅化钽、硅化镍、硅化铂或硅化钯。在本实施例中，掩模层124例如是由氧化层120与位于氧化层120上的多晶硅层122所组成的复合层结构。
继之，请同时参照图1D、图2D与图3D，进行第一次曝光工艺，以于光致抗蚀剂层126中形成曝光区128。曝光区128在Y方向上延伸，且源极区域101、漏极区域103与选择栅极区域105为未曝光区130。此外，未曝光区130亦同时包含了后续形成存储单元的区域。
而后，请同时参照图1E、图2E与图3E，对光致抗蚀剂层126进行第二次曝光工艺，以于漏极区域103的未曝光区130中形成曝光区132。曝光区132位于隔离结构108上方。此外，在此步骤中，漏极区域103的未曝光区130即为后续形成位线接触窗的位置。
随后，请同时参照图1F、图2F与图3F，进行显影工艺，移除曝光区128与曝光区132的光致抗蚀剂层126，以形成图案化的光致抗蚀剂层126。特别一提的是，由于在上述的步骤中分别对光致抗蚀剂层126进行了二次曝光，相较于仅使用一次曝光工艺来形成图案化的光致抗蚀剂层126，以二次曝光工艺所形成的图案化的光致抗蚀剂层126可以具有更精确的图案。继之，以图案化的光致抗蚀剂层126为掩模，移除部分掩模层124，以形成图案化的掩模层124。移除部分掩模层124的方法例如是进行蚀刻工艺。接着，移除图案化的光致抗蚀剂层126。然后，以图案化的掩模层124为掩模，移除部分金属硅化物层118、导体层116、导体层112、栅间介电层114、导体层104与穿隧介电层102，以形成堆迭栅极结构134，同时于源极区域101形成源极线136，并于漏极区域103形成位线接触窗138，以及于选择栅极区域105形成选择栅极140。移除部分金属硅化物层118、导体层116、导体层112、栅间介电层114、导体层104与穿隧介电层102的方法例如是进行蚀刻工艺，当然，在进行蚀刻工艺的同时，掩模层124中的多晶硅层122也会同时被移除。此外，在其他实施例中，也可以选择性地不移除穿隧介电层102。
详细地说，在进行上述的蚀刻工艺之后，于源极区域101保留了金属硅化物层118、导体层116与导体层112而形成了源极线136；于漏极区域103保留了金属硅化物层118、导体层116与导体层112而形成了位线接触窗138；于选择栅极区域保留了金属硅化物层118、导体层116、栅间介电层114、导体层112、导体层104与穿隧介电层102而形成了选择栅极140。此外，堆迭栅极结构134与其下方的穿隧介电层102构成非易失性存储器中的存储单元。在堆迭栅极结构134中，导体层104与导体层112共同构成浮置栅极，而导体层116与金属硅化物层118共同构成控制栅极。
请继续参照图1F、图2F与图3F，于堆迭栅极结构134、位线接触窗138、源极线136与选择栅极140的侧壁形成间隙壁142。间隙壁142的形成方法例如是先于基底100上共形地形成间隙壁材料层(未绘示)，然后再进行各向异性蚀刻工艺。然后，利用间隙壁142为掩模，进行离子注入工艺而形成掺杂区144，以完成本发明的非易失性存储器的制造。
之后，请参照图3G，进行一般熟知之后续工艺。于基底100上形成层间绝缘层145。层间绝缘层145的材料例如是氧化硅，形成方法例如是化学气相沉积法。然后，进行化学机械研磨工艺，以将层间绝缘层145平坦化。之后，于层间绝缘层145中形成延伸接触窗146、连接接触窗148、150与152，其中延伸接触窗146与位线接触窗138以及后续工艺中所形成的位线(未绘示)电性连接；连接接触窗148与选择栅极140电性连接；接触窗150与堆迭栅极结构134电性连接；连接接触窗152与源极线136电性连接。上述延伸接触窗146、连接接触窗148、150与152的材料与形成方法为本领域中技术人员所熟知，于此不再赘述。特别一提的是，延伸接触窗146、连接接触窗148、150与152皆是于同一工艺步骤中所形成，因此仅需使用一道光掩模。
综上所述，本发明在形成存储单元与选择栅极时，同时分别于源极区域与漏极区域形成源极线与位线接触窗，因此在后续的工艺中，可以仅进行一次光刻工艺与蚀刻工艺而同时形成分别与存储单元、选择栅极、源极线以及位线接触窗电性连接的接触窗。因此，本发明的非易失性存储器的制造方法可以简化工艺。
此外，由于本发明已于形成存储单元与选择栅极之前，先行于源极区域与漏极区域的基底中形成掺杂区，且在形成存储单元与选择栅极时，同时分别于源极区域与漏极区域形成源极线与位线接触窗，因此在后续形成与源极线以及位线接触窗电性连接的接触窗时，不需要穿过基底上方的整个层间绝缘层，可以避免了因层间绝缘层的厚度过厚而造成蚀刻工艺受到限制，以及避免发生位线接触窗偏移的问题。
另外，本发明在形成堆迭栅极结构134、源极线136、位线接触窗138以及选择栅极140的过程中，利用二次曝光工艺来形成图案化的光致抗蚀剂层，因此可以使得图案化的光致抗蚀剂层具有更精确的图案。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
Claims (13)
1.一种非易失性存储器的制造方法，包括：
在一基底上依序形成一穿隧介电层、一第一导体层与一第一掩模层，其中该基底具有一源极区域、一漏极区域与一选择栅极区域；
在该第一掩模层、该第一导体层、该穿隧介电层与该基底中形成一隔离结构，该隔离结构的延伸方向与该源极区域、该漏极区域以及该选择栅极区域的延伸方向交错；
移除该第一掩模层；
移除该源极区域与该漏极区域的该第一导体层与该穿隧介电层；
在该源极区域与该漏极区域的该基底中形成一第一掺杂区；
在该基底上形成一第二导体层；
在该基底上形成一栅间介电层；
移除该源极区域、该漏极区域与部分该选择栅极区域的该栅间介电层；
在该基底上形成一第三导体层；以及
图案化该第三导体层、该第二导体层、该栅间介电层与该第一导体层，以形成多个堆迭栅极结构，同时在该源极区域形成一源极线，在该漏极区域形成多个位线接触窗，以及在该选择栅极区域形成一选择栅极。
2.如权利要求1的非易失性存储器的制造方法，其中所述堆迭栅极结构、该源极线、所述位线接触窗与该选择栅极的形成方法包括：
在该第三导体层上形成一光致抗蚀剂层；
进行一第一曝光工艺，以在该光致抗蚀剂层中形成多个第一曝光区，所述第一曝光区的延伸方向与该隔离结构的延伸方向交错；
对该光致抗蚀剂层进行一第二曝光工艺，以在该漏极区域形成多个第二曝光区，其中所述第二曝光区位在该隔离结构上方；
进行一显影工艺，移除所述第一曝光区与所述第二曝光区的该光致抗蚀剂层，以形成一图案化光致抗蚀剂层；
以该图案化光致抗蚀剂层为掩模，进行一蚀刻工艺，移除部分该第三导体层、该第二导体层、该栅间介电层与该第一导体层；以及
移除该图案化光致抗蚀剂层。
3.如权利要求1的非易失性存储器的制造方法，其中在形成所述堆迭栅极结构、该源极线、所述位线接触窗与该选择栅极之后，更包括在该基底上形成一介电层。
4.如权利要求3的非易失性存储器的制造方法，更包括在该介电层中形成多个接触窗，其中所述接触窗分别与该源极线、该位线接触窗以及所述堆迭栅极结构电性连接。
5.如权利要求1的非易失性存储器的制造方法，其中该第二导体层的形成方法包括：
在该基底上形成一导体材料层；以及
进行一平坦化工艺，移除部分该导体材料层直到暴露出该隔离结构。
6.如权利要求1的非易失性存储器的制造方法，其中该栅间介电层的材料包括氧化硅/氮化硅/氮化硅。
7.如权利要求1的非易失性存储器的制造方法，其中在形成该第三导体层之后以及将该第三导体层、该第二导体层、该栅间介电层与该第一导体层图案化之前，更包括在该第三导体层上形成一第二掩模层。
8.如权利要求7的非易失性存储器的制造方法，其中该第二掩模层为一复合层结构。
9.如权利要求8的非易失性存储器的制造方法，其中该复合层结构包括一氧化层与位在该氧化层上的一多晶硅层。
10.如权利要求1的非易失性存储器的制造方法，更包括在所述堆迭栅极结构、所述位线接触窗、该源极线与该选择栅极的侧壁形成一间隙壁。
11.如权利要求10的非易失性存储器的制造方法，其中在形成该间隙壁之后，更包括以该间隙壁为掩模，进行一离子注入工艺，以形成多个第二掺杂区。
12.如权利要求1的非易失性存储器的制造方法，其中该第一掺杂区的形成方法包括离子注入工艺。
13.如权利要求1的非易失性存储器的制造方法，其中在形成该第二导体层之后以及形成该栅间介电层之前，更包括进行蚀刻工艺，以移除部分该隔离结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2007101531597A CN101399229A (zh) | 2007-09-28 | 2007-09-28 | 非易失性存储器的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2007101531597A CN101399229A (zh) | 2007-09-28 | 2007-09-28 | 非易失性存储器的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101399229A true CN101399229A (zh) | 2009-04-01 |
Family
ID=40517662
Family Applications (1)
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| CNA2007101531597A Pending CN101399229A (zh) | 2007-09-28 | 2007-09-28 | 非易失性存储器的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101399229A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102842536A (zh) * | 2011-06-21 | 2012-12-26 | 南亚科技股份有限公司 | 半导体装置的单元接触和位元线的制作方法 |
-
2007
- 2007-09-28 CN CNA2007101531597A patent/CN101399229A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102842536A (zh) * | 2011-06-21 | 2012-12-26 | 南亚科技股份有限公司 | 半导体装置的单元接触和位元线的制作方法 |
| CN102842536B (zh) * | 2011-06-21 | 2014-09-10 | 南亚科技股份有限公司 | 半导体装置的单元接触和位元线的制作方法 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090401 |