CN103178019B - 嵌入式闪存的字线的制造方法 - Google Patents

Abstract

一种嵌入式闪存的字线的制造方法。于晶胞区的基底上形成多个第一栅极结构以及于周边区的基底上形成至少一第二栅极结构。形成第一介电层以覆盖第一栅极结构及第二栅极结构。于各第一栅极结构及第二栅极结构的侧壁上形成第一间隙壁。形成第二介电层以覆盖第一及第二栅极结构。仅于第二栅极结构的侧壁上形成第二间隙壁。移除部分第一及第二介电层，直到露出第一与第二栅极结构的顶面以及部分基底。移除各第一栅极结构的上部。于剩余的第一栅极结构的顶面、第二栅极结构的顶面以及露出的基底上形成金属硅化物层。

Description

嵌入式闪存的字线的制造方法

技术领域

本发明是有关于一种半导体构件的制造方法，且特别是有关于一种嵌入式闪存的字线的制造方法。

背景技术

半导体组件为了达到降低成本及简化工艺步骤的需求，将晶胞区(memory cell)与周边区(periphery cell)的组件整合在同一芯片上已逐渐成为一种趋势，例如将闪存与逻辑电路组件整合在同一芯片上，则称之为嵌入式闪存(embedded flash memory)。

图1为现有的嵌入式闪存的剖面示意图。请参照图1，基底10上具有晶胞区10a与周边区(未绘示)。栅极结构12位于晶胞区10a上且包括依次堆叠在基底10上的穿隧氧化层14、浮置栅极16、电荷储存层18及控制栅极20。间隙壁22位于栅极结构12的侧壁上。位线24位于栅极结构12之间的基底10上。掺杂区22位于位线24下方的基底10中且延伸到部分栅极结构12下方。介电层26将控制栅极20与位线24互相隔开。

随着集成电路的集积度的日益增加，半导体构件的尺寸也随之缩小。然而，如图1所示，由于作为位线的控制栅极20与位线24的距离太近(如区域A所示)，因此位线到字线的绝缘(BL-to-WL isolation)就变得相当困难，常会发生位线到字线由于绝缘不足而导致的漏电现象。

发明内容

有鉴于此，本发明的目的在于提供一种嵌入式闪存的字线的制造方法，可以加大字线与位线之间的最短距离，避免绝缘不足而导致的漏电现象。

本发明提供一种嵌入式闪存的字线的制造方法。提供具有晶胞区与周边区的基底。于晶胞区的基底上形成多个第一栅极结构以及于周边区的基底上形成至少一第二栅极结构。于基底上顺应性地形成第一介电层，以覆盖第一栅极结构及第二栅极结构。于各第一栅极结构及第二栅极结构的侧壁上形成第一间隙壁。于基底上顺应性地形成第二介电层，以覆盖第一栅极结构及第二栅极结构。仅于第二栅极结构的侧壁上形成第二间隙壁。移除部分第一介电层及部分第二介电层，直到露出第一栅极结构与第二栅极结构的顶面以及未被第一栅极结构及第二栅极结构覆盖的基底。移除各第一栅极结构的上部。于剩余的第一栅极结构的顶面、第二栅极结构的顶面以及露出的基底上形成金属硅化物层。

在本发明的一实施例中，上述各第一栅极结构包括依次堆叠在基底上的穿隧氧化层、第一导体层、电荷储存层及第二导体层，以及第二栅极结构包括依次堆叠在基底上的栅氧化层以及第三导体层。

在本发明的一实施例中，移除上述各第一栅极结构的上部为移除部分第二导体层。

在本发明的一实施例中，上述第一导体层、第二导体层、第三导体层的材料分别包括多晶硅。

在本发明的一实施例中，上述金属硅化物层的材料包括硅化钴。

在本发明的一实施例中，移除上述各第一栅极结构的上部的方法包括以下步骤。首先，于基底上形成抗反射涂层，以覆盖第一栅极结构与第二栅极结构。然后，移除部分抗反射涂层，以露出各第一栅极结构的顶面但未露出第二栅极结构。接着，于基底上形成图案化光阻层，以覆盖第二栅极结构。之后，对第一栅极结构进行回蚀刻工艺，以移除各第一栅极结构的上部。随后，移除抗反射涂层及图案化光阻层。

在本发明的一实施例中，仅于上述第二栅极结构的侧壁上形成第二间隙壁的方法包括以下步骤。首先，于基底上形成第二间隙壁材料层。然后，于各第一栅极结构及第二栅极结构的侧壁上形成第二间隙壁。接着，于基底上形成图案化光阻层，以覆盖第二栅极结构。之后，以图案化光阻层为掩模进行蚀刻工艺，以移除各第一栅极结构的侧壁上的第二间隙壁。随后，移除图案化光阻层。

在本发明的一实施例中，上述图案化光阻层的材料为负型光阻。

在本发明的一实施例中，上述第二间隙壁材料层的材料包括四乙氧基硅氧烷形成的二氧化硅(TEOS-SiO₂)。

在本发明的一实施例中，上述第一介电层的材料包括高温氧化物。

在本发明的一实施例中，上述第一间隙壁及第二介电层的材料分别包括氮化硅。

基于上述，本发明利用回蚀刻部分控制栅极的方式，拉开字线与位线之间的最短距离，以避免位线到字线的漏电(BL-to-WL leakage)现象，进而提升组件效能与可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为现有的嵌入式闪存的剖面示意图。

图2A至2I为根据本发明一实施例的嵌入式闪存的剖面示意图。

其中，附图标记说明如下：

10：基底

10a：晶胞区

14：穿隧氧化层

16：浮置栅极

18：电荷储存层

20：控制栅极

22：掺杂区

24：位线

26：介电层

100：基底

100a：晶胞区

100b：周边区

102、112：栅极结构

104：穿隧氧化层

106、110、116：导体层

108：电荷储存层

114：栅氧化层

117、120：介电层

118、122：间隙壁

123、126：图案化光阻层

124：抗反射涂层

128：金属硅化物层

132：氮化硅顶覆层

134：TEOS阻挡层

136：氮化硅图案

138：氮化硅阻挡层

140：SOG层

142、143：开口

144：金属阻挡层

146：钨层

A：区域

d：距离

具体实施方式

图2A至2I为根据本发明一实施例的嵌入式闪存的剖面示意图。

请参照图2A，提供基底100。基底100例如是硅基底。基底100具有晶胞区100a与周边区100b。于晶胞区100a的基底100上形成多个栅极结构102以及于周边区100b的基底100上形成至少一栅极结构112。

栅极结构102包括依次堆叠在基底100上的穿隧氧化层(tunneling oxide)104、导体层106、电荷储存层108及导体层110。导体层106作为浮置栅极，其材料例如是掺杂多晶硅。电荷储存层108例如是ONO复合层。导体层110作为控制栅极，其材料例如是掺杂多晶硅。此外，栅极结构112包括依次堆叠在基底100上的栅氧化层114以及导体层116。导体层116作为逻辑组件的栅极，其材料例如是未掺杂多晶硅。

形成栅极结构102与栅极结构112的方法包括以下步骤。首先，不同的堆叠材料层(未绘示)分别形成于晶胞区100a及周边区100b的基底100上。具体言之，于基底100的晶胞区100a上依次堆叠穿隧氧化材料层、第一导体体材料层、电荷储存材料层以及第二导体材料层，于基底100的周边区100b上依次堆叠栅氧化材料层及第二导体材料层，其中晶胞区100a与周边区100b上的第二导体材料层为同时形成的。然后，对晶胞区100a上的第二导体材料层进行离子植入工艺。接着，对上述材料层进行至少一图案化步骤，以于晶胞区100a的基底100上形成栅极结构102以及于周边区100b的基底100上形成栅极结构112。

特别要说明的是，在图2A中是以于周边区100b上形成一个栅极结构112为例来说明的，但本发明并不以此为限。本领域技术人员应了解，周边区100b上可形成多个栅极结构112，周边区100b可具有高压组件区及低压组件区(未绘示)，且形成于高压组件区及低压组件区上的栅氧化层具有不同的厚度。

然后，于基底100上顺应性地形成介电层117，以覆盖栅极结构102与栅极结构112。介电层117的材料例如是高温氧化物(high-temperature oxide，HTO)，且其形成方法例如是进行化学气相沉积工艺。在一实施例中，于形成栅极结构102与栅极结构112的步骤之后以及于形成介电层117的步骤之前，也可以进行至少一离子植入步骤，以于晶胞区100a的基底100中形成多个浅掺杂区(未绘示)，以及于周边区100b的高压组件区的基底100中形成多个浅掺杂区(未绘示)。

接着，请参照图2B，于每一个栅极结构102与栅极结构112的侧壁上形成间隙壁118。间隙壁118的材料例如是氮化硅。形成间隙壁118的方法包括于基底100上沉积间隙壁材料层(未绘示)。然后，进行非等向性蚀刻工艺，以移除部分间隙壁材料层。上述移除部分间隙壁材料层的步骤亦会同时移除栅极结构之间的部分介电层117。

之后，于基底100上顺应性地形成介电层120，以覆盖栅极结构102及栅极结构112。介电层120的材料例如是氮化硅，且其形成方法例如是进行化学气相沉积工艺。在一实施例中，于形成间隙壁118的步骤之后以及于形成介电层120的步骤之前，也可以进行至少一离子植入步骤，于晶胞区100a的基底100中形成多个重掺杂区(未绘示)，以及于周边区100b的低压组件区的基底100中形成多个浅掺杂区(未绘示)。

进一步的，请参照图2C及图2D，仅于栅极结构112的侧壁上形成间隙壁122。间隙壁122的材料例如是四乙氧基硅氧烷形成的二氧化硅(TEOS-SiO₂)。形成间隙壁122的方法包括于基底100上沉积间隙壁材料层(未绘示)。然后，进行非等向性蚀刻工艺来移除部分间隙壁材料层，以于每一个栅极结构102与栅极结构112的侧壁上形成间隙壁122，如图2C所示。特别要说明的是，由于晶胞区100a上的栅极结构102配置的较为密集，因此相邻栅极结构102之间隙壁122会互相连接。此外，上述移除部分间隙壁材料层的步骤亦会同时移除栅极结构112两侧的部分介电层120。

接着，请参照图2D，于基底100上形成图案化光阻层123，以覆盖栅极结构112。形成图案化光阻层123的方法包括于基底100上涂覆负型光阻层，然后对周边区100b上的负型光阻层进行曝光使其产生交联反应，之后移除晶胞区100a上未经曝光的负型光阻层。由于周边区100b的栅极结构102附近较为空旷，因此使用负型光阻并对周边区100b上的负型光阻进行曝光，可以确保充分曝光。倘若使用正型光阻并对晶胞区100a上的正型光阻进行曝光，可能会有部分光阻残留在相邻的间隙壁122之间。然后，以图案化光阻层123为掩模进行蚀刻工艺，以移除每一个栅极结构102的侧壁上的间隙壁122。之后，移除图案化光阻层123。至此，于栅极结构102与栅极结构112的侧壁上分别形成宽度不同的间隙壁。

接着，请参照图2E，移除部分介电层117及部分介电层120，直到露出栅极结构102与栅极结构112的顶面以及未被栅极结构102与栅极结构112覆盖的基底100。上述移除部分介电层117及介电层120的步骤包括进行干蚀刻工艺。在一实施例中，于形成间隙壁122的步骤之后以及于移除部分介电层117及部分介电层120的步骤之前，也可以进行至少一离子植入步骤，于周边区100b的基底100中形成多个重掺杂区(未绘示)。

之后，请参照图2F及图2G，移除每一个栅极结构102的上部。具体言之，移除每一个栅极结构102的部分导体层110。移除部分导体层110的方法包括于基底100上形成抗反射涂层124，以覆盖栅极结构102与栅极结构112。之后，移除部分抗反射涂层124，以露出每一个栅极结构102的顶面但未露出栅极结构112，如图2F所示。进一步的，于基底100上形成图案化光阻层126，以覆盖栅极结构112。

然后，请参照图2G，对栅极结构102进行回蚀刻工艺，以移除每一个栅栅极结构102的上部(即部分导体层110)并形成开口130。回蚀刻工艺例如是低偏压的干蚀刻工艺，以避免对导体层110产生电浆损害。接下来，移除抗反射涂层124及图案化光阻层126。

然后，请参照图2H，于剩余的栅极结构102的顶面、栅极结构112的顶面以及露出的基底100上形成金属硅化物层128。金属硅化物层128的材料例如是硅化钴。金属硅化物层128的形成方法于基底100上溅镀金属层及顶覆层(未绘示)。金属层的材料例如是钴，顶覆层的材料例如是氮化钛(TiN)。进一步的，进行第一次退火处理，使得部份钴层与硅反应形成金属硅化物层128。之后，移除顶覆层及未反应的金属层。进一步的，进行第二次退火处理，以降低金属硅化物层128的阻值。导体层110及其上的金属硅化物层128构成字线。至此，完成本发明的嵌入式闪存的字线的制作。

接下来，进行包括沉积、微影、蚀刻等多次半导体工艺，以完成本发明的嵌入式闪存，如图2I所示。图2H至图2I中间未描述的步骤为本领域技术人员所熟知，于此不再赘述。或者，可参见中国台湾申请案第098142531号所揭露的工艺步骤。

请参照图2I，于晶胞区100a的基底100上，氮化硅顶覆层132及TEOS阻挡层134仅覆盖栅极结构102的侧壁及开口130的侧壁及底面。多个氮化硅图案136分别填入开口130中并从开口130向两侧部分延伸。

于周边区100b的基底100上，氮化硅顶覆层132、TEOS阻挡层134、氮化硅阻挡层138与旋涂式玻璃(spin-on glass，SOG)层140依次覆盖栅极结构112及部分基底100，上述层中具有开口142及开口143。开口142曝露出栅极结构112上的部分金属硅化物层128。开口143分别曝露出栅极结构112的两侧的基底100上的部分金属硅化物层128。

此外，于基底100上依次形成金属阻挡层144及钨层146。金属阻挡层144及其上的钨层146构成位线。于晶胞区100a上，钨层146覆盖栅极结构102并填入栅极结构102之间的间隙。于周边区100b上，钨层146覆盖栅极结构112并填入开口142中。金属阻挡层144形成于钨层146与其下的结构之间。至此，完成本发明的嵌入式闪存的制作。

综上所述，本发明利用于回蚀刻部分控制栅极(即导体层110)的方式，拉开字线(由导体层110及其上的金属硅化物层128构成)与位线(由金属阻挡层144及其上的钨层146构成)之间的最短距离d。在一实施例中，此最短距离d能够拉开到约400埃的安全距离，因而避免位线到字线的漏电(BL-to-WL leakage)现象，进而提升组件效能与可靠度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。

Claims (11)

1.一种嵌入式闪存的字线的制造方法，包括：

提供一基底，所述基底具有一晶胞区与一周边区；

于所述晶胞区的所述基底上形成多个第一栅极结构以及于所述周边区的所述基底上形成至少一第二栅极结构；

于所述基底上顺应性地形成一第一介电层，以覆盖所述多个第一栅极结构及所述第二栅极结构；

于各第一栅极结构及所述第二栅极结构的侧壁上形成一第一间隙壁；

于所述基底上顺应性地形成一第二介电层，以覆盖所述多个第一栅极结构及所述第二栅极结构；

仅于所述第二栅极结构的侧壁上形成一第二间隙壁；

移除部分所述第一介电层及部分所述第二介电层，直到露出所述多个第一栅极结构与所述第二栅极结构的顶面以及未被所述多个第一栅极结构及所述第二栅极结构覆盖的所述基底；

移除各第一栅极结构的上部；以及

于剩余的所述多个第一栅极结构的顶面、所述第二栅极结构的顶面以及露出的所述基底上形成一金属硅化物层。

2.如权利要求1所述的嵌入式闪存的字线的制造方法，其中各所述多个第一栅极结构包括依次堆叠在所述基底上的一穿隧氧化层、一第一导体层、一电荷储存层及一第二导体层，以及所述第二栅极结构包括依次堆叠在所述基底上的一栅氧化层以及一第三导体层。

3.如权利要求2所述的嵌入式闪存的字线的制造方法，其中移除各第一栅极结构的上部为移除部分所述第二导体层。

4.如权利要求2所述的嵌入式闪存的字线的制造方法，其中所述第一导体层、所述第二导体层、所述第三导体层的材料分别包括多晶硅。

5.如权利要求1所述的嵌入式闪存的字线的制造方法，其中所述金属硅化物层的材料包括硅化钴。

6.如权利要求1所述的嵌入式闪存的字线的制造方法，其中移除各第一栅极结构的上部的方法包括：

于所述基底上形成一抗反射涂层，以覆盖所述多个第一栅极结构与所述 第二栅极结构；

移除部分所述抗反射涂层，以露出各第一栅极结构的顶面但未露出所述第二栅极结构；

于所述基底上形成一图案化光阻层，以覆盖所述第二栅极结构；

对所述多个第一栅极结构进行回蚀刻工艺，以移除各第一栅极结构的上部；以及

移除所述抗反射涂层及所述图案化光阻层。

7.如权利要求1所述的嵌入式闪存的字线的制造方法，其中仅于所述第二栅极结构的侧壁上形成所述第二间隙壁的方法包括：

于所述基底上形成一第二间隙壁材料层；

于各第一栅极结构及所述第二栅极结构的侧壁上形成所述第二间隙壁；

于所述基底上形成一图案化光阻层，以覆盖所述第二栅极结构；

以所述图案化光阻层为掩模进行蚀刻工艺，以移除各第一栅极结构的侧壁上的所述第二间隙壁；以及

移除所述图案化光阻层。

8.如权利要求7所述的嵌入式闪存的字线的制造方法，其中所述图案化光阻层的材料为负型光阻。

9.如权利要求7所述的嵌入式闪存的字线的制造方法，其中所述第二间隙壁材料层的材料包括四乙氧基硅氧烷形成的二氧化硅。

10.如权利要求1所述的嵌入式闪存的字线的制造方法，其中所述第一介电层的材料包括高温氧化物。

11.如权利要求1所述的嵌入式闪存的字线的制造方法，其中所述第一间隙壁及所述第二介电层的材料分别包括氮化硅。