CN101055873A - 半导体器件及其形成方法 - Google Patents

Abstract

本发明涉及一种半导体器件，其包括具有自对准接触的至少一个静态随机存取存储器(SRAM)单元。具体而言，该至少一个SRAM单元至少包括第一栅极导体，该第一栅极导体位于在源极区域与漏极区域之间的沟道区域上方。该第一栅极导体由包括保护性电介质材料的电介质帽盖所覆盖，而源极和漏极区域由非保护性电介质材料所覆盖，该非保护性电介质材料可以相对于保护性电介质材料而被选择性地去除。以此方式，可以透过非保护性电介质材料形成自对准的源极或漏极接触，以接触源极区域或漏极区域，同时在形成源极或漏极接触开口期间，电介质帽盖保护第一栅极导体，并由此防止在第一栅极导体和要形成的源极或漏极接触之间短路。

Description

半导体器件及其形成方法

技术领域

本发明涉及包括静态随机存取存储器(SRAM)单元的半导体器件。更具体而言，本发明涉及具有自对准接触的SRAM单元以及用于制造这种SRAM单元的方法。

背景技术

静态随机存取存储器(SRAM)由于它的高速、低功耗和简单操作而成为一种重要的存储器件。与动态随机存取存储器(DRAM)单元不同，SRAM不需要定期刷新所存储的数据并且它具有简单易懂的设计。

典型的六晶体管SRAM(6T-SRAM)单元中的每一位存储在四个晶体管上，这些晶体管通常称作负载晶体管(或上拉晶体管)和驱动晶体管(或下拉晶体管)，它们形成包含两个交叉耦合的反相器的触发器电路。该存储单元具有用于表示0和1的两个稳态。两个附加的存取晶体管(或旁栅(pass-gate)晶体管)用于控制在读和写操作期间对存储单元的存取。

图1示出了示例性6T-SRAM单元布局的顶视图，该布局包含有源区域(即，掺杂阱区域)、栅极结构和接触结构，它们可以用来形成在典型的互补金属氧化物半导体(CMOS)SRAM单元中的典型的金属氧化物半导体(MOS)晶体管。具体而言，旁栅晶体管1和4以及下拉晶体管2和3形成在有源区域12和14内，并且上拉晶体管5和6形成在有源区域16和18内。有源区域12、14、16和18形成在半导体衬底10内，该半导体衬底10可以优选为分别在p沟道晶体管和n沟道晶体管的附近掺杂有n型和p型杂质的硅衬底。栅极结构22和26布置在有源区域12之上，以分别形成下拉晶体管2和旁栅晶体管1的栅极。类似地，上述有源区域14、栅极结构24和28布置成分别形成下拉晶体管3和旁栅晶体管4的栅极。从而，有源区域16和18均具有布置在它们之上的两个栅极结构22和24。

每个SRAM单元典型地包含6-10个接触，用于存取包含在其中的晶体管。具体而言，SRAM接触可以分为两类：(1)栅极接触G，其形成在栅极结构26和28的紧上方，以及(2)源极或漏极接触SD，其形成在SRAM单元中晶体管1-6的源极或漏极区域的紧上方。一方面，栅极接触G位于SRAM单元的任何有源区域之外，所以栅极接触G与SRAM单元的任何源极或漏极区域之间短路的风险较低。另一方面，源极或漏极接触SD紧邻一个或多个栅极结构22、24、26和28而定位。因此，源极或漏极接触SD与栅极结构22、24、26和28之间短路的风险较高。

图2A示出了常规SRAM单元的栅极接触G沿图1的线I-I的横截面视图，以及图2B示出了常规SRAM单元的两个源极/漏极接触SD沿图1的线II-II的横截面视图。具体而言，源极/漏极接触SD位于晶体管2的源极和漏极区域112和114的紧上方，该晶体管2位于SRAM单元的有源区域12中。栅极结构22位于源极和漏极区域112和114之间的沟道区域上方，包括栅极电介质层116A、具有可选的栅极硅化物层119A的栅极导体118A以及可选的侧壁隔离层(spacer)120A和122A。栅极接触G位于栅极结构26的紧上方，该栅极结构26位于SRAM单元的任何有源区域之外的半导体衬底10的上方，并且还包括栅极电介质层116B、具有可选的栅极硅化物层119B的栅极导体118B以及可选的侧壁隔离层120B和122B。

氮化硅覆盖层(blanket silicon nitride layer)124和层间电介质(ILD)层102设置在整个SRAM单元上方，包括栅极结构22和26以及晶体管2的源极和漏极区域112和114的上方。随后，通过光刻和非选择性刻蚀，将接触开口(未示出)穿过氮化硅覆盖层124和ILD层而形成到晶体管2的源极和漏极区域112和114以及栅极结构26的栅极导体118B上。应注意到，不将接触开口形成到栅极结构22的栅极导体118A上。然后用导电材料填充如此形成的接触开口，以形成栅极接触G和源极/漏极接触SD，如图2A和2B所示。

然而，光刻是易错的工艺。源极/漏极接触开口(通过光刻的图案定义)与源极/漏极区域112和114之间的轻微未对准可能导致源极/漏极接触SD与邻近的栅极结构22的栅极导体118A之间有害的短路。

随着CMOS器件的45nm节点和32nm节点生成的逼近，SRAM单元的缩小变得必要，因为SRAM阵列占据典型微处理器芯片上多于三分之二的面积。遗憾的是，光刻工艺的误差容限是不可伸缩的，所以SRAM单元的缩小显著增加了SRAM单元中源极/漏极接触与邻近的栅极结构之间短路的风险。

需要一种自对准SRAM接触，其可以以减小的尺寸形成，而不增加SRAM单元中源极/漏极接触与邻近的栅极结构之间短路的风险。

发明内容

本发明通过提供改进的SRAM结构解决了上述问题，该改进的SRAM结构具有自对准接触，其可以利用选择性刻蚀工艺而形成。这种选择性刻蚀工艺对于光刻误差具有高抵抗性，并且它允许进一步缩小SRAM单元，而不增加SRAM单元中源极/漏极接触与邻近的栅极结构之间短路的风险。

在一个方面，本发明涉及一种半导体器件，其包括至少一个静态随机存取存储器(SRAM)单元，该SRAM单元至少具有第一栅极导体，该第一栅极导体位于在源极区域和漏极区域之间的沟道区域上方，其中第一栅极导体由包括保护性电介质材料的电介质帽盖(cap)所覆盖，其中源极和漏极区域由非保护性电介质材料所覆盖，该非保护性电介质材料可以相对于保护性材料而被选择性地去除，其中第一栅极导体不具有位于其上方的栅极接触，并且其中源极和漏极区域中的至少一个区域具有位于其上方的源极或漏极接触。

在本发明的特定实施例中，保护性电介质材料包括氮化硅。更优选地，该半导体器件进一步包括沿第一栅极导体的侧壁的一个或多个氮化硅隔离层。

在本发明的可选择实施例中，保护性电介质材料包括碳化硅。更优选地，该半导体器件进一步包括沿第一栅极导体的侧壁的一个或多个碳化硅隔离层。

诸如氧氮化硅、碳氮化硅和碳氧化硅等的其它电介质材料也可以用作保护性电介质材料，只要这样的其它电介质材料对于刻蚀化学剂具有抵抗性即可，其中该刻蚀化学剂选择性地去除非保护性电介质材料，诸如氧化硅或氮化硅。

总而言之，可以选择保护性和非保护性电介质材料的任何适当的组合来实施本发明，只要所选的材料组合使得非保护性电介质材料能够相对于保护性电介质材料被特定的刻蚀化学剂选择性地去除即可。

优选地，但不是必需的，第一栅极导体包括栅极硅化物层。

在另一方面，本发明涉及一种半导体器件，其包括至少一个静态随机存取存储器(SRAM)单元，该SRAM单元至少具有第一栅极导体和第二栅极导体，该第一栅极导体位于在源极区域和漏极区域之间的沟道区域上方，并且该第二栅极导体位于SRAM单元的任何有源区域之外，其中第一栅极导体由包括保护性电介质材料的电介质帽盖所覆盖，其中第二栅极导体以及源极和漏极区域由非保护性电介质材料所覆盖，该非保护性电介质材料可以相对于保护性材料而被选择性地去除，其中第一栅极导体不具有位于其上方的栅极接触，其中第二栅极导体具有位于其上方的栅极接触，并且其中源极和漏极区域中的至少一个区域具有位于其上方的源极或漏极接触。

当保护性电介质材料包括氮化硅时，该半导体器件优选地进一步包括沿第一和第二栅极导体的侧壁的一个或多个氮化硅隔离层。可选择地，当保护性电介质材料包括碳化硅时，该半导体器件优选地进一步包括沿第一和第二栅极导体的侧壁的一个或多个碳化硅隔离层。

优选地，但不是必需的，第一和第二栅极导体中的每一个都包括栅极硅化物层。

在又一方面，本发明涉及一种用于形成半导体器件的方法，包括：

形成至少一个静态随机存取存储器(SRAM)单元，该SRAM单元至少具有第一和第二栅极导体，其中第一栅极导体位于在源极区域和漏极区域之间的沟道区域上方，并且其中第二栅极导体位于SRAM单元的任何有源区域之外；

在第一栅极导体上方选择性地形成电介质帽盖，其中电介质帽盖包括保护性电介质材料；

在至少一个SRAM单元上方淀积一个或多个非保护性电介质层，其中一个或多个非保护性电介质层包括非保护性电介质材料，该非保护性电介质材料可以相对于保护性电介质材料而被选择性地去除；

选择性地去除一个或多个非保护性电介质层的部分，以至少形成栅极接触开口以及源极或漏极接触开口，该栅极接触开口穿过一个或多个非保护性电介质层延伸到第二栅极导体的上表面上，该源极或漏极接触开口穿过一个或多个非保护性电介质层延伸到源极或漏极区域的上表面上，其中在非保护性电介质材料的选择性去除期间电介质帽盖保护第一栅极导体，并且防止源极或漏极接触开口延伸到第一栅极导体；以及

用导电材料填充栅极接触开口以及源极或漏极接触开口，由此至少形成位于第二栅极导体紧上方的栅极接触和位于源极或漏极区域紧上方的源极或漏极接触，其中在第一栅极导体上方没有栅极接触。

当保护性电介质材料包括氮化硅时，优选地使用采用含CHF₃或含C₄F₈/CO的化学剂的反应离子刻蚀(RIE)步骤来选择性地去除非保护性电介质材料。也可以使用其它刻蚀化学剂进行该RIE步骤，只要这样的其它刻蚀化学剂允许相对于氮化硅而选择性地去除非保护性电介质材料即可。

可选择地，当保护性电介质材料包括碳化硅时，优选地使用采用诸如CF₄之类的含氟的化学品的反应离子刻蚀(RIE)步骤来选择性地去除非保护性电介质材料。也可以使用其它化学品进行该RIE步骤，只要这样的其它化学品允许相对于碳化硅而选择性地去除非保护性电介质材料即可。

优选地，但不是必需的，通过以下步骤形成电介质帽盖：

选择性地去除第一栅极导体的上部，以在其上方形成凹陷；

在第一和第二栅极导体上方淀积保护性电介质材料的覆盖层；以及

从第一和第二栅极导体去除保护性电介质材料的一部分，其中保护性电介质材料的其他部分留在位于第一栅极导体上方的凹陷中，并由此形成电介质帽盖。

根据随后的公开以及所附的权利要求书，本发明的其它方面、特征和优势将更加显而易见。

附图说明

图1示出了常规SRAM单元的顶视图，该常规SRAM单元具有位于栅极结构紧上方的栅极接触和位于SRAM晶体管的源极和漏极区域紧上方的源极/漏极接触。

图2A示出了图1的常规SRAM单元沿线I-I的横截面视图。

图2B示出了图1的常规SRAM单元沿线II-II的横截面视图。

图3A和图3B示出了根据本发明一个实施例的改进的SRAM单元的横截面视图(分别沿线I-I和II-II)，该SRAM单元包括其上方形成有氮化硅帽盖的第一栅极导体和其上方形成有栅极接触的第二栅极导体。

图4A至图14B是说明用于形成图3A和图3B的改进的SRAM单元的示例性处理步骤的横截面视图。

图15A和图15B示出了根据本发明一个实施例的改进的SRAM单元的横截面视图(分别沿线I-I和II-II)，该SRAM单元包括其上方形成有碳化硅帽盖的第一栅极导体和其上方形成有栅极接触的第二栅极导体。

图16A至图24B是说明用于形成图15A和图15B的改进的SRAM单元的示例性处理步骤的横截面视图。

具体实施方式

在以下描述中，为了提供对本发明的透彻理解，阐述了大量的特定细节，诸如具体结构、部件、材料、尺寸、处理步骤和技术。然而，本领域的普通技术人员将明白，可以在没有这些特定细节的情况下实施本发明。在其他情况下，为了避免混淆本发明，没有对已知结构或处理步骤进行详细的描述。

将理解到，当作为层、区域或衬底的元件被称作在另一个元件“上(on)”或“上方(over)”时，其可以直接在该另一元件上，或者也可能存在中间元件。相比之下，当元件被称作在另一元件“紧上(directlyon)”或“紧上方(directly over)”时，不存在中间元件。也将理解到，当元件被称作在另一元件“下(beneath)”或“下方(under)”时，其可以直接在该另一元件下或下方，或者可能存在中间元件。相比之下，当元件被称作在另一元件“紧下(directly beneath)”或“紧下方(directlyunder)”时，不存在中间元件。

本发明提供一种SRAM单元结构，其至少包括第一栅极导体，该第一栅极导体位于在源极区域和漏极区域之间的沟道区域上方。该第一栅极导体由保护性电介质材料形成的电介质帽盖所覆盖，而源极和漏极区域由非保护性电介质材料所覆盖，该非保护性电介质材料可以相对于保护性电介质材料而被选择性地去除。

以此方式，当电介质帽盖保护第一栅极导体并且防止源极或漏极接触开口延伸到第一栅极导体上时，通过选择性地去除非保护性电介质材料，可以在源极或漏极区域上方形成源极或漏极接触开口。因此，即使未对准用于形成源极或漏极接触开口的光刻图案，得到的源极或漏极接触也不会与第一栅极导体短路。

更优选地，SRAM单元结构进一步包括位于SRAM单元的任何有源区域之外的第二栅极导体。第二栅极导体也由非保护性电介质材料所覆盖，从而通过选择性地去除非保护性电介质材料，可以在第二栅极导体上方形成栅极接触开口。以此方式，本发明使得能够在某些栅极导体上方选择性地形成栅极接触，同时防止在其它栅极导体上方形成栅极接触。通过使在这样的其它栅极导体上存在电介质帽盖，确保栅极接触形成的选择性。

图3A和图3B示出了改进的SRAM单元的横截面视图，除了改进的SRAM单元不包含氮化硅覆盖层124以及栅极结构22的栅极导体118A被电介质帽盖125选择性地覆盖之外，其类似于图2A和图2B的常规SRAM单元。

具体而言，电介质帽盖125包括保护性电介质材料，其不存在于源极和漏极区域112和114或者栅极结构26的栅极导体118B的上方。源极和漏极区域112和114以及栅极结构26的栅极导体118B而是被两个层间电介质(ILD)层102和104所覆盖，这两个ILD层包括非保护性电介质材料，其可以相对于电介质帽盖125中的保护性电介质材料而被选择性地去除。可以在上ILD层104上方进一步设置可选的层间帽层(interlevel-capping layer)106。

以此方式，通过选择性地去除ILD层102和104中的非保护性电介质材料的一部分，可以在栅极结构26的栅极导体118B以及源极和漏极区域112和114上方容易地形成接触开口，同时由电介质帽盖125保护栅极结构22的栅极导体118A。从而，即使存在任何光刻对准误差，源极/漏极接触SD都将不会与栅极结构22的栅极导体118A短路。换言之，源极/漏极接触SD相对于栅极结构22的栅极导体118A而“自对准”。

优选地，但不是必需的，电介质帽盖125包括氮化硅，并且ILD层102和104包括除氮化硅之外的任何适当的层间电介质材料，使得可以容易地使用选择性刻蚀工艺来在栅极导体118B和源极/漏极区域112和114上方而不在栅极导体118A上方形成接触开口，该选择性刻蚀工艺相对于氮化硅而选择性地刻蚀ILD层102和104。更优选地，使用采用含CHF₃或含C₄F₈/CO的刻蚀化学剂的反应离子刻蚀(RIE)工艺来形成接触开口。

在如图3A和图3B所示的本发明的特别优选但不是必需的实施例中，栅极结构22和26包括沿栅极导体118A和118B的侧壁的侧壁隔离层120A、120B、122A和122B。内侧壁隔离层120A和120B可以包括保护性或非保护性电介质材料，而外侧壁隔离层122A和122B包括保护性电介质材料。因此，在接触开口的形成期间，外侧壁隔离层122A和122B起到保护栅极导体118A和118B的侧壁的作用。

通过图4A至图14B说明用于形成图3A和图3B的改进的SRAM单元的示例性方法。

首先，形成栅极结构22和26具有相同配置的SRAM单元。具体而言，栅极结构22和26均包括栅极电介质层(116A或116B)、其上方具有可选栅极硅化物层(119A或119B)的栅极导体(118A或118B)、氧化硅侧壁隔离层(120A或120B)和氮化硅侧壁隔离层(122A或122B)，如图4A和4B所示。第一ILD层102设置在整个SRAM单元上方，该第一ILD层可以包括除氮化硅之外的任何适当的层间电介质材料。

然后通过化学机械抛光(CMP)步骤或选择性刻蚀步骤使第一层间电介质层102凹陷，以暴露栅极导体118A和118B的栅极硅化物层119A和119B的上表面，如图5A和图5B所示。

接下来，在SRAM单元上方形成图案化的抗蚀剂层132，以选择性地覆盖SRAM单元的一部分，而暴露SRAM单元的其它部分。具体而言，栅极结构26的栅极导体118B和其栅极电介质层119B被图案化的抗蚀剂层132选择性地覆盖，同时暴露栅极结构22的栅极导体118A和其栅极电介质层119A，如图6A和图6B所示。图7示出了SRAM单元的顶视图，其中图案化的抗蚀剂层132选择性地覆盖SRAM单元的某些区域同时暴露其它区域。

随后，执行选择性刻蚀工艺，以选择性地去除栅极导体118A的上部(包括栅极硅化物层119A)，由此在栅极结构22中的栅极导体118A上方形成凹陷，如图8A和图8B所示。同时，图案化的抗蚀剂层132保护栅极结构26的栅极导体118B和其栅极硅化物层119B。

在去除栅极导体118A的上部之后，通过剥离，从SRAM单元去除图案化的抗蚀剂层132，如图9A和图9B所示。抗蚀剂剥离步骤还可以去除氧化硅侧壁隔离层120A的上部。

由于在选择性刻蚀工艺期间去除了栅极导体118A的栅极硅化物层119A，所以优选地(但不是必需的)执行硅化工艺以在凹陷的栅极导体118A中形成新的栅极硅化物层119A，如图10A和图10B所示。

接下来，在包括栅极结构22和26的整个SRAM单元上方淀积保护性电介质材料的覆盖层134，如图11A和图11B所示。优选地，该覆盖层134包括氮化硅。通过例如低压化学汽相淀积(LPCVD)工艺或等离子体增强化学汽相淀积(PECVD)工艺，或者通过本领域中熟知的任何其它适当的淀积技术，可以容易地形成氮化硅覆盖层134。

执行平坦化步骤，其优选为CMP步骤，以从栅极结构22和26去除氮化硅覆盖层134的一部分，同时氮化硅覆盖层134的另一部分留在位于栅极导体118A上方的凹陷中，并由此形成氮化硅帽盖125，如图12A和图12B所示。

接下来，可以在整个SRAM单元上方淀积另一ILD层104和可选的层间帽层106，如图13A和图13B所示。ILD层104还可以包括除氮化硅之外的任何适当的层间电介质材料。从而，源极和漏极区域112以及具有其栅极硅化物层119B的栅极导体118B被ILD层102和104中包含的非保护性层间电介质材料所覆盖，同时具有其栅极硅化物层119A的栅极导体118A被氮化硅帽盖125所覆盖。

然后执行光刻和选择性刻蚀，以在栅极导体118B上方形成栅极接触开口GO以及在源极和漏极区域112和114上方形成源极/漏极接触开口SDO，如图14A和图14B所示。具体而言，光刻步骤包括将光致抗蚀剂(未示出)涂覆到层间帽层106的上表面，使光致抗蚀剂曝光于期望的辐射图案，并利用常规的抗蚀剂显影剂使曝光的光致抗蚀剂显影。然后利用一个或多个干法刻蚀步骤，将光致抗蚀剂的图案转移到层间帽层106以及第一和第二ILD层104和102，由此形成栅极接触开口GO和源极/漏极接触开口SDO。在形成接触开口时可以用于本发明的适当的干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或激光烧蚀。

优选地，执行基于CHF₃或C₄F₈/CO的RIE工艺，其相对于氮化硅而选择性地刻蚀诸如氧化硅或氧氮化硅之类的非保护性层间电介质材料，从而选择性地刻蚀第一和第二ILD层104和102并且在栅极导体118B以及源极和漏极区域112和114上方形成接触开口GO和SDO。同时，氮化硅帽盖125以及氮化硅侧壁隔离层122A保护栅极导体118A和其栅极硅化物层119A免遭基于CHF₃或C₄F₈/CO的RIE化学剂的腐蚀，由此避免栅极导体118A与要形成的源极和漏极接触SD之间短路。

随后，在完成了选择性刻蚀之后去除图案化光致抗蚀剂，并将导电材料(未示出)填充到接触开口GO和SDO中，以在栅极导体118B上方形成栅极接触G，并在源极和漏极区域112和114上方形成源极和漏极接触SD，如图3A和图3B所示。

也可以使用其它保护性电介质材料，诸如氧氮化硅、碳化硅、碳氮化硅、碳氧化硅等，以在栅极导体118A上方形成电介质帽盖。

图15A和图15B示出了另一改进的SRAM单元的横截面视图，除了该改进的SRAM单元包含氮化硅覆盖层124并且栅极结构22的栅极导体118A被碳化硅帽盖123选择性地覆盖之外，其类似于图3A和图3B的SRAM单元。

具体而言，源极和漏极区域112和114以及栅极结构26的栅极导体118B被氮化硅覆盖层124以及两个层间电介质(ILD)层102和104所覆盖，这两个ILD层可以包括任何非保护性电介质材料，其可以相对于在电介质帽盖123中包含的碳化硅而被选择性地去除。在源极和漏极区域112和114或栅极结构26的栅极导体118B上方不存在碳化硅。

以此方式，通过选择性地去除氮化硅覆盖层124以及ILD层102和104的一部分，可以在栅极结构26的栅极导体118B以及源极和漏极区域112和114上方容易地形成接触开口，同时由碳化硅帽盖123保护栅极结构22的栅极导体118A。从而，即使存在任何光刻对准误差，源极/漏极接触SD都不会与栅极结构22的栅极导体118A短路。换言之，源极/漏极接触SD相对于栅极结构22的栅极导体118A而“自对准”。

在如图15A和图15B所示的本发明的特别优选但不是必需的实施例中，栅极结构22和26包括沿栅极导体118A和118B的侧壁的侧壁隔离层120A、120B、121A和121B。内侧壁隔离层120A和120B可以包括保护性或非保护性电介质材料，而外侧壁隔离层121A和121B包括保护性电介质材料(例如，碳化硅)。因此，在接触开口的形成期间，外侧壁隔离层121A和121B起到保护栅极导体118A和118B的侧壁的作用。

通过图16A至图24B说明用于形成图15A和图15B的改进的SRAM单元的示例性方法。

首先，形成栅极结构22和26具有相同配置的SRAM单元。具体而言，栅极结构22和26均包括栅极电介质层(116A或116B)、其上方具有可选栅极硅化物层(119A或119B)的栅极导体(118A或118B)、氧化硅侧壁隔离层(120A或120B)和碳化硅侧壁隔离层(121A或121B)，并且设置可选的氮化硅层124以覆盖栅极结构22和26，如图16A和16B所示。

第一ILD层102可以包括除碳化硅之外的任何适当的层间电介质材料，设置在整个SRAM单元上方，并接着通过化学机械抛光(CMP)或选择性刻蚀而被凹陷以暴露氮化硅层124的上表面，如图17A和图17B所示。

接下来，在SRAM单元上方形成图案化的抗蚀剂层132，以选择性地覆盖SRAM单元的一部分。具体而言，栅极结构26的栅极导体118B和其栅极电介质层119B被图案化的抗蚀剂层132选择性地覆盖，而栅极结构22的栅极导体118A和其栅极电介质层119A没被覆盖。随后，使用图案化的抗蚀剂层132作为掩膜来执行选择性刻蚀工艺，以首先选择性地去除碳化硅覆盖层(blanket silicon carbide layer)124位于栅极结构22上方的部分，并且然后去除栅极导体118A的上部(包括栅极硅化物层119A)，由此在栅极结构22中的栅极导体118A上方形成凹陷，如图18A和图18B所示。同时，图案化的抗蚀剂层132保护碳化硅覆盖层124位于栅极结构26上方的部分。

在去除栅极导体118A的上部(包括栅极硅化物层119A)之后，通过剥离，从SRAM单元去除图案化的抗蚀剂层132，如图19A和图19B所示。抗蚀剂剥离步骤还可以去除栅极结构22中氧化硅侧壁隔离层120A的上部。

由于在选择性刻蚀工艺期间去除了栅极导体118A的栅极硅化物层119A，所以优选地(但不是必需的)执行硅化工艺以在凹陷的栅极导体118A中形成新的栅极硅化物层119A，如图20A和图20B所示。

接下来，在包括栅极结构22和26的整个SRAM单元上方淀积碳化硅覆盖层136，如图21A和图21B所示。然后执行平坦化步骤，其优选为CMP步骤，以从栅极结构22和26去除碳化硅覆盖层136的一部分，同时碳化硅覆盖层136的另一部分留在位于栅极导体118A上方的凹陷中，并由此形成保护性碳化硅帽盖123，如图22A和图22B所示。

接下来，在整个SRAM单元上方淀积另一ILD层104，如图23A和图23B所示。ILD层104可以包括除碳化硅之外的任何适当的层间电介质材料。从而，源极和漏极区域112以及具有其栅极硅化物层119B的栅极导体118B被氮化硅覆盖层124中包含的氮化硅以及ILD层102和104中包含的非保护性层间电介质材料所覆盖，同时具有其栅极硅化物层119A的栅极导体118A被碳化硅帽盖123所覆盖。

然后执行光刻和选择性刻蚀，以在栅极导体118B上方形成栅极接触开口GO以及在源极和漏极区域112和114上方形成源极/漏极接触开口SDO，如图24A和图24B所示。具体而言，光刻步骤包括将光致抗蚀剂(未示出)涂覆到ILD层104的上表面，使光致抗蚀剂曝光于期望的辐射图案，并利用常规的抗蚀剂显影剂使曝光的光致抗蚀剂显影。然后利用一个或多个干法刻蚀步骤，将光致抗蚀剂的图案转移到ILD层104和102以及氮化硅覆盖层124，由此形成栅极接触开口GO和源极/漏极接触开口SDO。在形成接触开口时可以用于本发明的适当的干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或激光烧蚀。

优选地，执行基于CF₄或其它氟类的RIE工艺，其相对于碳化硅而选择性地刻蚀氮化硅和非保护性层间电介质材料(诸如氧化硅或氧氮化硅)，从而对氮化硅覆盖层124以及第一和第二ILD层104和102开口，由此在栅极导体118B以及源极和漏极区域112和114上方形成接触开口GO和SDO。碳化硅帽盖123以及碳化硅侧壁隔离层121A保护栅极导体118A免遭基于CF₄或其它氟类的RIE化学剂的腐蚀，由此避免在栅极导体118A与要形成的源极和漏极接触SD之间短路。

应注意到，虽然以上描述针对选择性RIE步骤指明了特定刻蚀化学品，但容易理解的是，通常使用诸如CF₄、Ar、O₂等刻蚀化学品的混合物来实现期望的选择性，并且本发明并不以任何方式限于任何特定的刻蚀化学剂。

随后，在完成了选择性刻蚀之后去除图案化的光致抗蚀剂，并且将导电材料(未示出)填充到接触开口GO和SDO中，以在栅极导体118B上方形成栅极接触G，并在源极和漏极区域112和114上方形成源极和漏极接触SD，如图15A和图15B所示。

在本发明的另一可选择的实施例中，可以设置另一改进的SRAM单元，除了该改进的SRAM单元在整个结构上方包含碳化硅覆盖层(未示出)并且栅极结构22的栅极导体118A被氮化硅帽盖(未示出)选择性地覆盖之外，其类似于图15A和图15B的SRAM单元。

如上所述，可以选择保护性和非保护性电介质材料的任何适当的组合来实施本发明，只要所选的材料组合使得能够相对于保护性电介质材料而选择性地去除非保护性电介质材料即可，并且本发明并不以任何方式限于任何特定的材料组合。

尽管仅为了简化和说明的目的，主要就SRAM单元结构提供了以上描述，但正如本领域的普通技术人员根据这里所描述的原理而在进行或不进行修改和变化的情况下可容易确定的那样，本发明并不限于SRAM单元，而是可广泛地应用于其它半导体器件结构，其包含具有邻近栅极结构的源极或漏极接触的场效应晶体管(FET)。使用本领域的普通技术人员所熟知的常规CMOS处理技术可容易地制备如上所述的各种晶体管，并因此这里不再提供关于其制造的细节。

尽管这里参考特定的实施例、特征以及方面描述了本发明，但将认识到的是，本发明并不因而受到限制，而是可以扩展到其它修改、变型、应用和实施方式，并且相应地，所有这些其它修改、变型、应用和实施方式将被视为落入本发明的精神和范围内。

Claims (20)

1.一种半导体器件，包括至少一个静态随机存取存储器(SRAM)单元，该静态随机存取存储器单元至少具有第一栅极导体，该第一栅极导体位于在源极区域和漏极区域之间的沟道区域上方，其中所述第一栅极导体由包括保护性电介质材料的电介质帽盖所覆盖，其中所述源极和漏极区域由非保护性电介质材料所覆盖，该非保护性电介质材料可以相对于所述保护性材料而被选择性地去除，其中所述第一栅极导体不具有位于其上方的栅极接触，并且其中所述源极和漏极区域中的至少一个区域具有位于其上方的源极或漏极接触。

2.根据权利要求1所述的半导体器件，其中所述保护性电介质材料选自包括氮化硅、氧氮化硅、碳化硅、碳氮化硅和碳氧化硅的组中。

3.根据权利要求1所述的半导体器件，其中所述保护性电介质材料包括氮化硅。

4.根据权利要求3所述的半导体器件，进一步包括沿着所述第一栅极导体的侧壁的一个或多个氮化硅隔离层。

5.根据权利要求1所述的半导体器件，其中所述保护性电介质材料包括碳化硅。

6.根据权利要求5所述的半导体器件，进一步包括沿着所述第一栅极导体的侧壁的一个或多个碳化硅隔离层。

7.根据权利要求1所述的半导体器件，其中所述第一栅极导体包括栅极硅化物层。

8.一种半导体器件，包括至少一个静态随机存取存储器(SRAM)单元，该静态随机存取存储器单元至少具有第一栅极导体和第二栅极导体，该第一栅极导体位于在源极区域和漏极区域之间的沟道区域上方，并且该第二栅极导体位于所述静态随机存取存储器单元的任何有源区域之外，其中所述第一栅极导体由包括保护性电介质材料的电介质帽盖所覆盖，其中所述第二栅极导体以及所述源极和漏极区域由非保护性电介质材料所覆盖，该非保护性电介质材料可以相对于所述保护性材料而被选择性地去除，其中所述第一栅极导体不具有位于其上方的栅极接触，其中所述第二栅极导体具有位于其上方的栅极接触，并且其中所述源极和漏极区域中的至少一个区域具有位于其上方的源极或漏极接触。

9.根据权利要求8所述的半导体器件，其中所述保护性电介质材料选自包括氮化硅、氧氮化硅、碳化硅、碳氮化硅和碳氧化硅的组中。

10.根据权利要求8所述的半导体器件，其中所述保护性电介质材料包括氮化硅。

11.根据权利要求10所述的半导体器件，进一步包括沿着所述第一和第二栅极导体的侧壁的一个或多个氮化硅隔离层。

12.根据权利要求8所述的半导体器件，其中所述保护性电介质材料包括碳化硅。

13.根据权利要求12所述的半导体器件，进一步包括沿着所述第一和第二栅极导体的侧壁的一个或多个碳化硅隔离层。

14.一种用于形成半导体器件的方法，包括：

形成至少一个静态随机存取存储器(SRAM)单元，该静态随机存取存储器单元至少具有第一和第二栅极导体，其中所述第一栅极导体位于在源极区域和漏极区域之间的沟道区域上方，并且其中所述第二栅极导体位于所述静态随机存取存储器单元的任何有源区域之外；

在所述第一栅极导体上方选择性地形成电介质帽盖，其中所述电介质帽盖包括保护性电介质材料；

在所述至少一个静态随机存取存储器单元上方淀积一个或多个非保护性材料层，其中所述一个或多个非保护性材料层包括非保护性电介质材料，该非保护性电介质材料可以相对于所述保护性电介质材料而被选择性地去除；

选择性地去除所述一个或多个非保护性材料层的部分，以形成栅极接触开口以及源极或漏极接触开口，该栅极接触开口穿过所述一个或多个非保护性材料层延伸到所述第二栅极导体的上表面上，该源极或漏极接触开口穿过所述一个或多个非保护性材料层延伸到所述源极或漏极区域的上表面上，其中在所述非保护性材料的选择性去除期间所述电介质帽盖保护所述第一栅极导体，并且防止所述源极或漏极接触开口延伸到所述第一栅极导体上；以及

用导电材料填充所述栅极接触开口以及所述源极或漏极接触开口，由此形成位于所述第二栅极导体上方的栅极接触和位于所述源极或漏极区域紧上方的源极或漏极接触，其中在所述第一栅极导体上方没有栅极接触。

15.根据权利要求14所述的方法，其中所述保护性电介质材料选自包括氮化硅、氧氮化硅、碳化硅、碳氮化硅和碳氧化硅的组中。

16.根据权利要求14所述的方法，其中所述保护性电介质材料包括氮化硅。

17.根据权利要求16所述的方法，其中通过一个或多个氮化硅侧壁隔离层保护所述第一和第二栅极导体二者的侧壁。

18.根据权利要求14所述的方法，其中所述保护性电介质材料包括碳化硅。

19.根据权利要求18所述的方法，其中通过一个或多个碳化硅侧壁隔离层保护所述第一和第二栅极导体二者的侧壁。

20.根据权利要求14所述的方法，其中通过以下步骤形成所述电介质帽盖：

选择性地去除所述第一栅极导体的上部，以在其上方形成凹陷；

在所述第一和第二栅极导体上方淀积所述保护性电介质材料的覆盖层；以及

从所述第一和第二栅极导体去除所述保护性电介质材料的一部分，其中所述保护性电介质材料的其他部分留在位于所述第一栅极导体上方的所述凹陷中，并由此形成所述电介质帽盖。

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