CN1097311C - 半导体装置的制造方法和半导体装置 - Google Patents

半导体装置的制造方法和半导体装置 Download PDF

Info

Publication number
CN1097311C
CN1097311C CN97119580A CN97119580A CN1097311C CN 1097311 C CN1097311 C CN 1097311C CN 97119580 A CN97119580 A CN 97119580A CN 97119580 A CN97119580 A CN 97119580A CN 1097311 C CN1097311 C CN 1097311C
Authority
CN
China
Prior art keywords
film
oxide
gate electrode
forms
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN97119580A
Other languages
English (en)
Other versions
CN1192045A (zh
Inventor
谷口浩二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1192045A publication Critical patent/CN1192045A/zh
Application granted granted Critical
Publication of CN1097311C publication Critical patent/CN1097311C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Abstract

在半导体装置特别是半导体存储器的制造中，可不使数据保存特性变坏，而且可减少工序数目。在硅半导体衬底上形成栅氧化膜和栅电极，在该栅电极上形成氧化硅膜。其后，在整个面上用氮化膜覆盖，再形成层间氧化膜。在相邻的栅电极之间的源/漏区上利用使用氮化硅膜的SAC技术形成位线接触点。此外，在其他的源/漏区上对氮化硅膜进行开孔，形成存储节点接触点。

Description

半导体装置的制造方法和半导体装置
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及应用于半导体存储器等效果好的制造方法。
更详细地说，本发明涉及在半导体装置的有源区上使用以自对准的方式形成接触孔的自对准接触点(SAC：Self Aligned Contact)技术的半导体装置的结构和制造方法，可得到不会导致数据保存特性变坏的DRAM器件。
背景技术
以下，以设计规则为约0.3微米的DRAM的制造方法为例，说明使用SAC技术的现有的半导体装置的制造方法。图21～图40是用于说明现有的DRAM的制造方法及其结构的剖面图。
首先参照图21说明制造方法，在硅半导体衬底1的整个面上用热氧化法形成了约100埃的氧化硅膜2后，用CVD法淀积约500埃的氮化硅膜3。其次，通过光刻技术只在制造元件的区域中留下氮化硅膜3。
其次，参照图22，在氮化膜3之间用热氧化法有选择地形成约3000埃的热氧化膜4作为元件分离氧化膜，然后除去氮化膜3，形成元件形成区。图中，左半部分是存储单元部分A，右半部分是外围电路部分B。
用热氧化法形成作为晶体管的栅氧化膜的约90埃的热氧化膜5。其后，用CVD法各淀积约500埃的多晶硅6和硅化钨(WSi2)7，该多晶硅6用磷(P)掺杂到5×1020个/cm3，形成二层膜8(以下，根据需要简称为“多晶硅硅化物(polycide)”)。
接着用CVD法淀积约1000埃的氮化硅膜27。该氮化硅膜27起到多晶硅硅化物栅形成时的刻蚀掩模和SAC开孔时的刻蚀中止层的作用。再有，在图22以后，省略半导体衬底1的符号的表示。
参照图23，利用光刻和氮化膜各向异性刻蚀技术，只在所希望的部分留下氮化膜27，再将氮化膜27作为掩模对多晶硅硅化物8进行各向异性刻蚀，形成栅长约为0.3微米的栅电极8。此时，多晶硅硅化物的刻蚀在栅氧化膜5上中止。
接着，利用离子注入技术，对于栅电极8和元件分离氧化膜4以自对准的方式以1×1013个/cm2的剂量注入磷离子，形成MOS晶体管的浓度较低的源/漏区，即所谓n-源/漏区10a、10b、10c、10d。在图中，在源/漏区10a上在以后的工序中经接触孔连接位线，在源/漏区10b上在以后的工序中经另外的接触孔连接电容器的下部电极。
参照图24，用CVD法淀积约800埃的氮化硅膜11。该氮化膜11起到具有LDD结构的晶体管的侧壁的作用。
参照图25，利用各向异性氮化膜刻蚀技术，在栅电极8的侧壁上形成氮化膜的侧壁11a。此时，侧壁宽度W1约为800埃。此时，薄的栅氧化膜5不再成为氮化膜刻蚀的中止层，通过过刻蚀容易地除去该栅氧化膜5，露出源/漏区10a、10b。
参照图26，利用光刻技术，用抗蚀剂12覆盖存储单元部分A，利用离子注入技术对于栅电极8、元件分离氧化膜4和氮化膜侧壁11a，以自对准的方式以5×1015个/cm2的剂量注入砷离子，形成MOS晶体管的浓度较高的源/漏区，即所谓n+源/漏区13。
此时用抗蚀剂12覆盖存储单元部分A，使之不形成n+源/漏区。在存储单元部分A上若形成n+源/漏区，则结的漏泄电流增加，数据保存特性变坏，所以，在存储单元部分上只形成浓度较低的n-源/漏区。
参照图27，除去存储单元部分A处的抗蚀剂12，用CVD法淀积约4000埃的含有硼或磷的氧化膜(以下简称BPSG)，形成层间氧化膜14。
此时，使用TEOS氧化膜等特别是不含有硼或磷的氧化膜是不适当的。这是因为，不含有硼或磷的氧化膜在SAC开孔时，与刻蚀中止层的氮化膜的选择比小。
参照图28，在氮的气氛中进行约850℃、20分钟的热处理，使BPSG受热下陷，从而使层间氧化膜14变得平坦。此时，在栅电极8之间形成SAC部分的氧化膜14的厚度t1约为6000埃。
参照图29，利用光刻和各向异性氧化膜干法刻蚀技术，在存储单元A的源/漏10a上和外围电路部分B的源/漏10c上形成用于连接位线和有源区的直径约为0.3微米的位线接触孔15。此时若使过刻蚀量为30％，对相当于9000埃的BPSG进行刻蚀，则由于氮化膜的刻蚀速度约为BPSG的1/20，故将存储单元部分的源/漏10a上的氮化膜27刻蚀掉约250埃的厚度t2。
参照图30，与栅电极8相同，在用CVD法淀积由掺磷的多晶硅16和硅化钨(WSi2)17构成的多晶硅硅化物18并填埋位线接触孔后，利用光刻和各向异性干法刻蚀技术形成所希望的图形。该多晶硅硅化物布线18的线宽度W2约为0.3～0.5微米，它成为DRAM的位线，分别经位线接触孔15连接到源/漏10a、10c。
参照图31，用CVD法淀积约3000埃的氧化硅膜，形成层间氧化膜19。
参照图32，利用光刻和各向异性氧化膜干法刻蚀技术，在存储单元A的源/漏10b上形成直径约为0.3微米的存储节点接触孔20。这是用于连接电容器下部电极(以下称为存储节点)与有源区10b的接触孔。
参照图33，在用CVD法淀积厚度约为7000埃的磷掺杂浓度约为5×1020个/cm3的多晶硅后，利用光刻和各向异性氧化膜干法刻蚀技术，只在所希望的部分留下磷掺杂的多晶硅，形成存储节点21。为了增大存储节点21的表面积，使存储节点21之间的间隔W3尽可能地窄，为0.25微米。此外，存储节点21经存储节点接触孔20连接到n-源/漏10b上。
参照图34，用CVD法分别以厚度60埃/1000埃连续地淀积成为电容器介质膜的氮化膜22和成为电容器上部电极(以下称为单元板)23的磷掺杂浓度约为5×1020个/cm3的多晶硅。利用光刻和各向异性氧化膜干法刻蚀技术，除去存储单元A以外的磷掺杂的多晶硅23，形成单元板23，从而制成电容器。
参照图35，用CVD法淀积约5000埃的BPSG，形成层间氧化膜24。
参照图36，与层间氧化膜14相同，在氮的气氛中进行约850℃、30分钟的热处理，使层间氧化膜24的表面形状变得平滑。
参照图37，利用光刻和各向异性干法刻蚀技术，在外围电路部分B的源/漏10d上和外围电路B上形成的位线18上分别形成直径约为0.3～0.4微米的接触孔25a。此时，因栅电极8上存在氮化膜27，故氧化膜的刻蚀在氮化膜27上中止，所以不能同时形成至外围电路部分B的栅电极8的接触点。
参照图38，在外围电路部分B的栅电极8上形成接触孔25b。这里，利用各向异性氧化膜干法刻蚀技术，一次就开孔到氮化膜27上。
参照图39，接着从栅接触孔25b开始进行氮化膜的刻蚀，在氮化膜27上设置开孔，露出栅电极8的上表面。
参照图40，用溅射法淀积约5000埃的铝26并填埋接触孔25a、25b后，利用光刻和各向异性干法刻蚀技术，留下所要的部分，形成线宽度约为0.4微米的铝布线26。
以上是使用SAC技术的现有的DRAM的制造方法。在该方法中，在图25的形成氮化膜侧壁11a的各向异性刻蚀的工序中，在存储单元部分A内形成存储节点接触孔20，与存储节点21进行接触的源/漏区10b因刻蚀而受到损伤，使数据保存特性显著变坏。
此外，在外围电路部分B中，由于在栅电极8上存在氮化硅膜27，故接触孔的形成需要二个工序，即在源/漏区10d和位线18上形成接触孔25a的工序和在栅电极8上设置接触孔25b的工序。
发明内容
本发明目的是打算提供一种采用SAC技术的半导体装置及其制造方法，该装置和方法能克服现有技术的缺点，不会导致数据保存特性的变坏，而且可减少工序数目。
本发明的半导体装置的制造方法的特征在于包括下述工序：在硅半导体衬底的主表面上形成第1氧化膜的工序；在该第1氧化膜上形成第1导电层的工序；在该第1导电层上形成氧化硅膜的工序；对上述氧化硅膜和上述第1导电层进行图形刻蚀，以便在上表面形成具有氧化膜的多个栅电极的工序；在上述栅电极之间的上述半导体衬底的主表面上导入杂质，形成多个有源区的工序；在包含上述第1氧化膜和上述栅电极的上述半导体衬底的整个表面上形成氮化硅膜的工序；在该氮化硅膜上形成第2氧化膜的工序；在上述多个栅电极之中所选择的相邻的栅电极之间在上述第2氧化膜中设置开孔的工序；在上述相邻的栅电极的各个侧面的氮化硅膜之间从上述开孔起在上述第1氧化膜上的氮化硅膜和上述第1氧化膜中设置开孔，形成到达上述半导体衬底的上述有源区的接触点的工序。
此外，本发明的半导体装置的制造方法的特征在于包括下述工序：在硅半导体衬底的主表面上形成第1氧化膜的工序；在该第1氧化膜上形成第1导电膜的工序；在该第1导电膜上形成氧化硅膜的工序；对上述氧化硅膜和上述第1导电膜进行图形刻蚀，以便在上表面形成具有氧化硅膜的多个栅电极的工序；在上述栅电极之间的上述半导体衬底的主表面上导入杂质，形成多个有源区的工序；在包含上述第1氧化膜和上述栅电极的上述半导体衬底的整个表面上形成氮化硅膜的工序；对上述氮化硅膜进行各向异性的刻蚀，在上述栅电极的侧面形成氮化硅膜的侧壁的工序；在包含上述栅电极的上述氧化硅膜和氮化硅膜侧壁的上述半导体衬底的整个表面上形成第2氧化膜的工序；在上述栅电极上在上述第2氧化膜和上述氧化硅膜中设置开孔，形成到达上述栅电极的接触点，同时，在上述半导体衬底的有源区上在上述第2氧化膜中设置开孔，形成到达上述有源区的接触点的工序。
此外，本发明的半导体装置的制造方法的特征在于包括下述工序：在包含存储单元形成部分和外围电路形成部分的硅半导体衬底的主表面上形成第1氧化膜的工序；在该第1氧化膜上形成第1导电层的工序；在该第1导电层上形成氧化硅膜的工序；对上述氧化硅膜和上述第1导电层进行图形刻蚀，以便在上表面形成具有氧化硅膜的多个栅电极的工序；在上述栅电极之间的上述半导体衬底的主表面上导入杂质，形成多个有源区的工序；在包含上述第1氧化膜和上述栅电极的上述半导体衬底的整个表面上形成氮化硅膜的工序；在上述半导体衬底的外围电路形成部分中对上述氮化硅膜进行各向异性的刻蚀，在上述栅电极的侧面形成氮化硅膜的侧壁的工序；在包含上述存储单元形成部分中的上述氮化硅膜和上述外围电路形成部分的上述栅电极的上述氧化硅膜和氮化硅膜侧壁的上述半导体衬底的整个表面上同时形成第2氧化膜的工序；
在上述存储单元形成部分中，在上述多个栅电极之中所选择的每一对栅电极之间在上述第2氧化膜中设置开孔的工序；在上述存储单元形成部分中，从上述开孔起在上述氮化硅膜和上述第1氧化膜中设置开孔，形成到达上述半导体衬底的上述有源区的接触点的工序；
在上述外围电路部分中，在上述栅电极上在上述第2氧化膜和上述氧化硅膜中设置开孔，形成到达上述栅电极的接触点，同时，在上述半导体衬底的有源区上在上述第2氧化膜中设置开孔，形成到达上述有源区的接触点的工序。
此外，本发明的半导体装置的制造方法的特征在于：用氧化硅膜形成上述第2氧化膜。
此外，本发明的半导体装置的制造方法的特征在于：用氧化硅膜形成上述第1氧化膜。
此外，本发明的半导体装置的特征在于包括：在半导体衬底的主表面上形成的多个有源区；上述多个有源区之中在每一对有源区之间形成的第1氧化膜；在该第1氧化膜上形成的第1导电膜；在该第1导电膜上形成的氧化硅膜；为了覆盖该氧化硅膜和上述第1导电膜的侧面在上述半导体衬底的整个表面上形成的氮化硅膜；在该氮化硅膜上形成的第2氧化膜；在相邻的上述栅电极之间，在各栅电极的侧面的氮化硅膜之间贯通上述第2氧化膜、上述第1氧化膜上的氮化硅膜和上述第1氧化膜到达上述有源区的接触点。
此外，本发明的半导体装置的特征在于包括：在半导体衬底的主表面上形成的多个有源区；上述多个有源区之中在每一对有源区之间形成的第1氧化膜；在该第1氧化膜上形成的第1导电膜；在该第1导电膜上形成的氧化硅膜；在上述第1导电膜的侧面形成的氮化硅膜；为了覆盖上述氧化硅膜和氮化硅膜在上述半导体衬底的整个表面上形成的第2氧化膜；在上述栅电极上贯通上述第2氧化膜和上述氧化硅膜到达上述栅电极的接触点；在上述有源区上贯通上述第2氧化膜和上述第1氧化膜到达上述有源区的接触点。
此外，本发明的半导体装置的特征在于包括：在具有存储单元部分和外围电路部分的半导体衬底的主表面上形成的多个有源区；上述多个有源区之中在每一对有源区之间形成的第1氧化膜；在该第1氧化膜上形成的第1导电膜；在该第1导电膜上形成的氧化硅膜；
还包括：在上述存储单元部分中，为了覆盖上述氧化硅膜和上述第1导电膜的侧面而在上述半导体衬底的整个面上形成的氮化硅膜；在该氮化硅膜上形成的第2氧化膜；在相邻的上述栅电极之间，在各栅电极的侧面的氮化硅膜之间贯通上述第2氧化膜、上述第1氧化膜上的氮化硅膜和上述第1氧化膜而到达上述有源区的接触点；
而且包括：在上述外围电路部分中，在上述第1导电膜的侧面形成的氮化硅膜；为了覆盖上述氧化硅膜和氮化硅膜而在上述半导体衬底的整个表面上形成的第2氧化膜；在上述栅电极上贯通上述第2氧化膜和上述氧化硅膜到达上述栅电极的接触点；在上述有源区上贯通上述第2氧化膜和上述第1氧化膜到达上述有源区的接触点。
此外，本发明的半导体装置的特征在于：形成上述有源区作为MOS晶体管的源/漏。
此外，本发明的半导体装置的特征在于：形成上述存储单元部分中的上述接触点作为与存储单元的位线的接触点或与存储节点的接触点。
此外，本发明的半导体装置的特征在于：利用上述半导体装置的制造方法来制造。
附图说明
图1是表示实施例1的DRAM的制造方法的剖面图。
图2是表示实施例1的DRAM的制造方法的剖面图。
图3是表示实施例1的DRAM的制造方法的剖面图。
图4是表示实施例1的DRAM的制造方法的剖面图。
图5是表示实施例1的DRAM的制造方法的剖面图。
图6是表示实施例1的DRAM的制造方法的剖面图。图7是表示实施例1的DRAM的制造方法的剖面图。图8是表示实施例1的DRAM的制造方法的剖面图。图9是表示实施例1的DRAM的制造方法的剖面图。图10是表示实施例1的DRAM的制造方法的剖面图。图11是表示实施例1的DRAM的制造方法的剖面图。图12是表示实施例1的DRAM的制造方法的剖面图。图13是表示实施例1的DRAM的制造方法的剖面图。图14是表示实施例1的DRAM的制造方法的剖面图。图15是表示实施例1的DRAM的制造方法的剖面图。图16是表示实施例1的DRAM的制造方法的剖面图。图17是表示实施例1的DRAM的制造方法的剖面图。图18是表示实施例1的DRAM的制造方法的剖面图。图19是表示实施例1的DRAM的制造方法的剖面图。图20是表示实施例1的DRAM的制造方法的剖面图。图21是表示现有的DRAM的制造方法的剖面图。图22是表示现有的DRAM的制造方法的剖面图。图23是表示现有的DRAM的制造方法的剖面图。图24是表示现有的DRAM的制造方法的剖面图。图25是表示现有的DRAM的制造方法的剖面图。图26是表示现有的DRAM的制造方法的剖面图。图27是表示现有的DRAM的制造方法的剖面图。图28是表示现有的DRAM的制造方法的剖面图。图29是表示现有的DRAM的制造方法的剖面图。图30是表示现有的DRAM的制造方法的剖面图。图31是表示现有的DRAM的制造方法的剖面图。图32是表示现有的DRAM的制造方法的剖面图。图33是表示现有的DRAM的制造方法的剖面图。图34是表示现有的DRAM的制造方法的剖面图。图35是表示现有的DRAM的制造方法的剖面图。图36是表示现有的DRAM的制造方法的剖面图。图37是表示现有的DRAM的制造方法的剖面图。图38是表示现有的DRAM的制造方法的剖面图。图39是表示现有的DRAM的制造方法的剖面图。
图40是表示现有的DRAM的制造方法的剖面图。
具体实施方式
实施例1
以下，以设计规则为约0.3微米的DRAM的制造方法和用该制造方法制造的DRAM为例，说明本发明的实施例1的半导体装置及其制造方法。图1～图20是用于说明本实施例的DRAM的制造方法及其结构的剖面图。
首先从制造方法开始进行说明。首先参照图1，在硅半导体衬底1的整个面上用热氧化法形成约100埃的氧化硅膜2。其次，用CVD法淀积约500埃的氮化硅膜3。
参照图2，用光刻技术，只在制造作为存储单元部分或外围电路部分的各元件的区域中留下氮化硅膜3。
参照图3，用热氧化法有选择地形成约3000埃的热氧化膜作为元件分离氧化膜4后，除去氮化膜3，形成存储单元部分和外围电路部分的元件形成区。图中，将左半部分作为存储单元部分A，将右半部分作为外围电路部分B。
参照图4，用热氧化法形成作为晶体管的栅氧化膜的约90埃的热氧化膜5(第1氧化膜)。其后，用CVD法各淀积约500埃的多晶硅6和硅化钨(WSi2)7，该多晶硅6用磷(P)掺杂到约5×1020个/cm3，形成所谓的多晶硅硅化物的二层膜8(第1导电膜)(以下，根据需要简称为“多晶硅硅化物”)。再用CVD法淀积约1000埃的氧化硅膜9。再有，在图4以后，为简化起见，省略半导体衬底1的符号的表示。
参照图5，利用光刻和氧化膜各向异性刻蚀技术，只在所要的部分留下氧化硅膜9，再将氧化膜9作为掩模对多晶硅硅化物8进行各向异性刻蚀，形成栅长约为0.3微米的栅电极8。此时，多晶硅硅化物的刻蚀在栅氧化膜5上中止。
接着，利用离子注入技术，对于栅电极8和元件分离氧化膜4以自对准的方式以约1×1013个/cm2的剂量注入磷离子，形成成为有源区的MOS晶体管的浓度较低的源/漏区，即所谓n-源/漏区10a、10b、10c、10d。在图中，在源/漏区10a上在以后的工序中经接触孔连接位线，在源/漏区10b上在以后的工序中经另外的接触孔连接电容器的下部电极。
参照图6，用CVD法淀积约800埃的氮化硅膜11。该氮化膜11起到具有LDD结构的MOS晶体管的侧壁的作用。
参照图7，利用光刻技术，用抗蚀剂12覆盖存储单元部分A，利用各向异性氮化膜刻蚀技术在外围电路部分B的晶体管的栅电极8的侧壁上形成厚度W1约800埃的氮化膜侧壁11a。
接着，在外围电路部分B中，利用离子注入技术对栅电极8、元件分离氧化膜4和氮化膜侧壁11a，以自对准的方式以约5×1015个/cm2的剂量注入砷离子，形成作为有源区的MOS晶体管的浓度较高的源/漏区，即所谓n+源/漏区13。
再有，在存储单元部分A上若形成n+源/漏区，则结的漏泄电流增加，数据保存特性变坏，所以，在存储单元部分上不形成浓度较高的源/漏区，只形成浓度较低的n-源/漏区。
参照图8，除去存储单元部分A的抗蚀剂12，在整个面上用CVD法淀积约4000埃的含有硼或磷的氧化膜(以下根据需要简称为BPSG)，形成层间绝缘膜14(第2绝缘膜)。
此时，不使用TEOS氧化膜等特别是不含有硼或磷的氧化膜。这是因为，不含有硼或磷的氧化膜在SAC开孔时，与刻蚀中止层的氮化膜的选择比小，故不是所希望的。
参照图9，在氮的气氛中进行约850℃、20分钟的热处理，使BPSG受热下陷，从而使层间绝缘膜14变得平坦。此时，在栅电极8之间形成SAC部分的氧化膜14的厚度t1约为6000埃。
参照图10，利用光刻和各向异性氧化膜干法刻蚀技术，在存储单元A中的相邻的栅电极8之间而且在源/漏10a上和外围电路部分B的源/漏10c上对氧化膜14进行开孔，形成直径约为0.3微米的位线接触孔15。此时存储单元部分A的源/漏10a上的刻蚀在氮化硅膜11上中止。以氧化膜14的过刻蚀量为30％，若对相当于9000埃的BPSG进行刻蚀，则由于氮化膜11的刻蚀速度约为BPSG的1/20，故将氮化膜11刻蚀掉约250埃的厚度t2。
参照图11，利用各向异性氮化膜刻蚀技术，对存储单元部分A的源/漏10a上的而且在位线接触孔15内部的栅氧化膜5上的氮化膜11和栅氧化膜5进行刻蚀，露出源/漏区10a。
参照图12，与栅电极8相同，用CVD法各淀积约500埃的多晶硅16和硅化钨(WSi2)17，该多晶硅16用磷掺杂到约5×1020个/cm3，形成二层膜18(多晶硅硅化物)。其后，利用光刻和各向异性干法刻蚀技术形成所要的图形。该多晶硅硅化物布线18的线宽度W2约为0.3～0.5微米，它成为DRAM的位线，分别经位线接触孔15连接到源/漏10a、10c。
参照图13，用CVD法淀积约3000埃的氧化硅膜，形成层间绝缘膜19。
参照图14，利用光刻和各向异性氧化膜干法刻蚀技术，在存储单元A中的相邻的栅电极8之间而且在源/漏10b上对氧化膜19和14进行开孔，接着利用各向异性氧化膜干法刻蚀技术，从该开孔起对氧化膜5上的氮化膜11和氧化膜5进行开孔，在源/漏10b上形成直径约为0.3微米的存储节点接触孔20。这是用于连接存储节点与有源区10b的接触孔。
再有，如图14所示，存储节点接触孔20不接触其两侧的栅极8的侧面的氮化膜11。但是，在两侧的栅极8的间隔小时，与图10中的位线接触孔15的形成相同，通过覆盖两侧的栅极8的氮化膜11形成SAC。
参照图15，在用CVD法淀积厚度约为7000埃的磷掺杂浓度约为5×1020个/cm3的多晶硅并填埋存储节点接触孔20后，利用光刻和各向异性干法刻蚀技术，只在所要的部分留下磷掺杂的多晶硅，形成存储节点21。为了增大存储节点21的表面积，使存储节点21之间的间隔W3尽可能地窄，为0.25微米。此外，存储节点21分别经存储节点接触孔20连接到存储单元部分A的浓度较低的n-源/漏10b上。
参照图16，用CVD法分别以厚度60埃/1000埃连续地淀积成为电容器介质膜的氮化膜22和成为电容器上部电极(以下称为单元板)23的磷掺杂浓度约为5×1020个/cm3的掺磷多晶硅。利用光刻和各向异性氧化膜干法刻蚀技术，除去存储单元A以外的磷掺杂的多晶硅23，形成单元板23，从而制成电容器。
参照图17，用CVD法淀积约5000埃的BPSG，形成层间绝缘膜24。
参照图18，与层间绝缘膜14相同，在氮的气氛中进行约850℃、30分钟的热处理，使层间绝缘膜24的表面形状变得平滑。
参照图19，在外围电路部分B中，利用光刻和各向异性氧化膜干法刻蚀技术，在源/漏10d上、栅电极8上和位线18上分别形成直径约为0.3～0.4微米的接触孔25。此时，栅电极8上存在氧化膜9，由于层间绝缘膜全部是氧化硅膜9、14、19、24，故可同时对全部接触孔25进行开孔。
参照图20，用溅射法淀积约5000埃的铝26并填埋接触孔25后，利用光刻和各向异性干法刻蚀技术，留下所要的部分，形成线宽度约为0.4～0.5微米的铝布线26。
如以上所述，如采用本实施例，存储单元部分A的源/漏区10b在图14的工序中，直到形成存储节点接触孔为止用氮化膜11进行保护，在此之前的阶段中不会因刻蚀受到损伤，故不会导致数据保存特性的变坏。此外，在外围电路部分中，在栅电极8上没有氮化膜，故如图19所示，可一次形成接触孔25。
从以上的说明可看得很清楚，参照图20对本发明的实施例的DRAM的结构归纳如下。
该DRAM具有存储单元部分A和外围电路部分B，这两部分被半导体衬底1的主表面的分离氧化膜4隔开。在半导体衬底1的主表面上为了形成MOS晶体管而形成多个浓度较低的有源区10a、10b、10c、10d(源/漏区)。此外，在外围电路部分B上，在浓度较低的有源区10c、10d的下侧形成浓度较高的有源区13(源/漏区)。这些有源区之中每一对有源区10a和10b之间，10c和10d之间等形成栅绝缘膜5(第1绝缘膜)。此外，在该绝缘膜5上形成由掺磷多晶硅6和硅化钨7构成的二层膜(多晶硅硅化物)的栅电极8(第1导电膜)，在该栅电极8上形成氧化硅膜9。
再者，在存储单元部分A中，在半导体衬底的整个面上形成氮化硅膜11，以便覆盖氧化硅膜9和栅电极8的侧面。再者，在该氮化硅膜11上形成层间氧化硅膜14(第2绝缘膜)。
此外，在有源区10a上，在相邻的栅电极8之间，在各栅电极8的侧面的氮化硅膜11之间，贯通层间氧化硅膜14、栅绝缘膜5上的氮化硅膜11和上述栅绝缘膜5，形成到达有源区10a的接触点(与位线18的接触点)。
此外，在有源区10b上，在相邻的栅电极8之间，在各栅电极8的侧面的氮化硅膜11之间，贯通层间氧化硅膜14、栅绝缘膜5上的氮化硅膜11和栅绝缘膜5，形成到达有源区10b的接触点(与存储节点21的接触点)。
再者，在层间氧化膜14上形成位线18，在其上形成层间氧化硅膜19。再者，在层间氧化硅膜19上形成存储节点21，以夹住电介质膜22的方式形成单元板23，从而构成电容器。在单元板23上形成层间氧化硅膜24，再在其上配置铝布线26。
另一方面，在外围电路部分B中，在栅电极8(第1导电膜)的侧面形成侧壁形状的氮化硅膜11a。然后，在半导体衬底的整个面上形成氧化硅膜14(第2绝缘膜)，以便覆盖氧化硅膜9和氮化硅膜11a。
此外，在栅电极8上，贯通层间氧化硅膜14和氧化硅膜9形成到达栅电极8的栅接触点。
此外，在有源区10d上贯通层间氧化硅膜14和栅绝缘膜5形成到达有源区10d的接触点。
再者，在层间氧化膜14上形成位线18，通过该位线接触点将其与有源区10c连接。
在位线18上形成层间氧化膜19，再在其上形成层间氧化膜24。对这些层间氧化膜24、19进行开孔，形成朝向位线18的由铝布线26产生的接触点。前面叙述的至有源区10d的接触点和至栅极8的接触点的任何一个都通过铝布线26并经过层间氧化膜24和19上开的接触孔进行接触。
由于本实施例的DRAM如上构成，存储单元部分A的源/漏区10b不会因刻蚀而受到损伤，故不会导致数据保存特性的变坏。此外，在外围电路部分中，由于在栅电极8上没有氮化膜，故可一次形成接触孔25。
如上所述，如采用本发明，可得到具备不会因刻蚀而受到损伤的接触点的半导体装置的制造方法和用该方法制成的半导体装置。因此，可防止半导体存储器等中的数据保存特性的变坏。此外，可得到在不同的区域中同时形成多个接触点的、工序缩短了的半导体装置的制造方法和用该方法制成的半导体装置。

Claims (10)

1.一种半导体装置的制造方法，其特征在于包括下述工序：在硅半导体衬底(1)的主表面上形成第1氧化膜(5)的工序；在该第1氧化膜(5)上形成第1导电层(8)的工序；在该第1导电层(8)上形成氧化硅膜(9)的工序；对所述氧化硅膜(9)和所述第1导电层(8)进行图形刻蚀，以便在上表面形成具有氧化膜(9)的多个栅电极(8)的工序；在所述栅电极(8)之间的所述半导体衬底的主表面上导入杂质，形成多个有源区(10a、10b)的工序；在包含所述第1氧化膜(5)和所述栅电极(8)的所述半导体衬底(1)的整个表面上形成氮化硅膜(11)的工序；在该氮化硅膜(11)上形成第2氧化膜(14)的工序；在所述多个栅电极(8)之中所选择的相邻的栅电极(8)之间在所述第2氧化膜(14)中设置开孔(15)的工序；在所述相邻的栅电极(8)的各个侧面的氮化硅膜(11a)之间从所述开孔(15)起在所述第1氧化膜(5)上的氮化硅膜(11)和所述第1氧化膜(5)中设置开孔，形成到达所述半导体衬底(1)的所述有源区(10a)的接触点的工序。
2.一种半导体装置的制造方法，其特征在于包括下述工序：在硅半导体衬底(1)的主表面上形成第1氧化膜(5)的工序；在该第1氧化膜(5)上形成第1导电膜(8)的工序；在该第1导电膜(8)上形成氧化硅膜(9)的工序；对所述氧化硅膜(9)和所述第1导电层(8)进行图形刻蚀，以便在上表面形成具有氧化硅膜(9)的多个栅电极(8)的工序；在所述栅电极(8)之间的所述半导体衬底的主表面上导入杂质，形成多个有源区(10c、10d)的工序；在包含所述第1氧化膜(5)和所述栅电极(8)的所述半导体衬底的整个表面上形成氮化硅膜(11)的工序；对所述氮化硅膜(11)进行各向异性的刻蚀，在所述栅电极(8)的侧面形成氮化硅膜的侧壁(11a)的工序；在包含所述栅电极(8)的所述氧化硅膜(9)和氮化硅膜侧壁(11a)的所述半导体衬底的整个表面上形成第2氧化膜(14)的工序；在所述栅电极(8)上在所述第2氧化膜(14)和所述氧化硅膜(9)中设置开孔，形成到达所述栅电极(8)的接触点，同时，在所述半导体衬底的有源区(10d)上在所述第2氧化膜(14)中设置开孔，形成到达所述有源区(10d)的接触点的工序。
3.一种半导体装置的制造方法，其特征在于包括下述工序：在包含存储单元形成部分(A)和外围电路形成部分(B)的硅半导体衬底(1)的主表面上形成第1氧化膜(5)的工序；在该第1氧化膜(5)上形成第1导电层(8)的工序；在该第1导电层(8)上形成氧化硅膜(9)的工序；对所述氧化硅膜(9)和所述第1导电层(8)进行图形刻蚀，以便在上表面形成具有氧化硅膜(9)的多个栅电极(8)的工序；在所述栅电极(8)之间的所述半导体衬底(1)的主表面上导入杂质，形成多个有源区(10a，10b)的工序；在包含所述第1氧化膜(5)和所述栅电极(8)的所述半导体衬底(1)的整个表面上形成氮化硅膜(11)的工序；在所述半导体衬底(1)的外围电路形成部分(B)中对所述氮化硅膜(11)进行各向异性的刻蚀，在所述栅电极的侧面形成氮化硅膜的侧壁(11a)的工序；在包含所述存储单元形成部分中的所述氮化硅膜和所述外围电路形成部分(B)的所述栅电极(8)的所述氧化硅膜(9)和氮化硅膜侧壁(11a)的所述半导体衬底(1)的整个表面上同时形成第2氧化膜(14)的工序；
在所述存储单元形成(A)部分中，在所述多个栅电极(8)之中所选择的每一对栅电极(8)之间在所述第2氧化膜(14)中设置开孔(15、20)的工序；在所述存储单元形成部分(A)中，从所述开孔(15，20)起在所述氮化硅膜(11)和所述第1氧化膜(5)中设置开孔，形成到达所述半导体衬底(1)的所述有源区(10a)的接触点的工序；
在所述外围电路部分(B)中，在所述栅电极上在所述第2氧化膜(14)和所述氧化硅膜(9)中设置开孔，形成到达所述栅电极(8)的接触点，同时，在所述半导体衬底的有源区(10a)上在所述第2氧化膜(14)中设置开孔，形成到达所述有源区(10a)的接触点的工序。
4.根据权利要求1至3中的任意一项所述的半导体装置的制造方法，其特征在于：用氧化硅膜形成所述第2氧化膜(14)。
5.根据权利要求1至3中的任意一项所述的半导体装置的制造方法，其特征在于：用氧化硅膜形成所述第1氧化膜(5)。
6.一种半导体装置，其特征在于包括：在半导体衬底(1)的主表面上形成的多个有源区(10a，10b)；所述多个有源区之中在每一对有源区之间形成的第1氧化膜(5)；在该第1氧化膜(5)上形成的第1导电膜(8)；在该第1导电膜(8)上形成的氧化硅膜(9)；对第1氧化膜(5)和第1导电膜(8)进行图形刻蚀而形成的栅电极；为了覆盖该氧化硅膜(9)和所述第1导电膜(8)的侧面在所述半导体衬底的整个表面上形成的氮化硅膜(11)；在该氮化硅膜上形成的第2氧化膜(14)；在相邻的所述栅电极之间，在各栅电极的侧面的氮化硅膜之间贯通所述第2氧化膜(14)、所述第1氧化膜(5)上的氮化硅膜(11)和所述第1氧化膜(5)到达所述有源区的接触点。
7.一种半导体装置，其特征在于包括：在半导体衬底的主表面上形成的多个有源区(10a，10b)；所述多个有源区之中在每一对有源区之间形成的第1氧化膜(5)；在该第1氧化膜上形成的第1导电膜(8)；在该第1导电膜上形成的氧化硅膜(9)；对第1氧化膜(5)和第1导电膜(8)进行图形刻蚀而形成的栅电极；在所述第1导电膜的侧面形成的氮化硅膜(11)；为了覆盖所述氧化硅膜(9)和氮化硅膜(11)在所述半导体衬底的整个表面上形成的第2氧化膜(14)；在所述栅电极上贯通所述第2氧化膜(14)和所述氧化硅膜(9)到达所述栅电极的接触点；在所述有源区上贯通所述第2氧化膜(14)和所述第1氧化膜(5)到达所述有源区的接触点。
8.一种半导体装置，其特征在于包括：在具有存储单元部分和外围电路部分的半导体衬底(1)的主表面上形成的多个有源区(10a，10b)；所述多个有源区之中在每一对有源区之间形成的第1氧化膜(5)；在该第1氧化膜上形成的第1导电膜(8)；在该第1导电膜(8)上形成的氧化硅膜(9)；对第1氧化膜(5)和第1导电膜(8)进行图形刻蚀而形成的栅电极；
还包括：在所述存储单元部分中，为了覆盖所述氧化硅膜(9)和所述第1导电膜的侧面而在所述半导体衬底的整个面上形成的氮化硅膜(11)；在该氮化硅膜(11)上形成的第2氧化膜(14)；在相邻的所述栅电极之间，在各栅电极的侧面的氮化硅膜之间贯通所述第2氧化膜(14)、所述第1氧化膜(5)上的氮化硅膜(11)和所述第1氧化膜(5)而到达所述有源区的接触点；
而且包括：在所述外围电路部分中，在所述第1导电膜(8)的侧面形成的氮化硅膜(11)；为了覆盖所述氧化硅膜(9)和氮化硅膜(11)而在所述半导体衬底(1)的整个表面上形成的第2氧化膜(14)；在所述栅电极上贯通所述第2氧化膜(14)和所述氧化硅膜到达所述栅电极的接触点；在所述有源区上贯通所述第2氧化膜(14)和所述第1氧化膜(5)到达所述有源区的接触点。
9.根据权利要求6至8中的任意一项所述的半导体装置，其特征在于：形成所述有源区作为MOS晶体管的源/漏。
10.根据权利要求6至8项的任意一项所述的半导体装置，其特征在于：形成所述存储单元部分中的所述接触点作为与存储单元的位线的接触点或与存储节点的接触点。
CN97119580A 1997-02-27 1997-09-25 半导体装置的制造方法和半导体装置 Expired - Fee Related CN1097311C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9044094A JPH10242419A (ja) 1997-02-27 1997-02-27 半導体装置の製造方法及び半導体装置
JP44094/97 1997-02-27

Publications (2)

Publication Number Publication Date
CN1192045A CN1192045A (zh) 1998-09-02
CN1097311C true CN1097311C (zh) 2002-12-25

Family

ID=12682043

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97119580A Expired - Fee Related CN1097311C (zh) 1997-02-27 1997-09-25 半导体装置的制造方法和半导体装置

Country Status (6)

Country Link
US (1) US6559494B1 (zh)
JP (1) JPH10242419A (zh)
KR (1) KR100310565B1 (zh)
CN (1) CN1097311C (zh)
DE (1) DE19739755A1 (zh)
TW (1) TW365062B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798002B1 (en) * 1999-10-13 2004-09-28 Advanced Micro Devices, Inc. Dual-purpose anti-reflective coating and spacer for flash memory and other dual gate technologies and method of forming
US6274409B1 (en) * 2000-01-18 2001-08-14 Agere Systems Guardian Corp. Method for making a semiconductor device
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
DE10228571A1 (de) * 2002-06-26 2004-01-22 Infineon Technologies Ag Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur
KR100475084B1 (ko) * 2002-08-02 2005-03-10 삼성전자주식회사 Ｄｒａｍ 반도체 소자 및 그 제조방법
DE10243380A1 (de) * 2002-09-18 2004-04-01 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleiterschaltung
US6909152B2 (en) * 2002-11-14 2005-06-21 Infineon Technologies, Ag High density DRAM with reduced peripheral device area and method of manufacture
JP4841106B2 (ja) * 2003-08-28 2011-12-21 ルネサスエレクトロニクス株式会社 Ｍｉｓ型半導体装置及びその製造方法
JP5292878B2 (ja) * 2008-03-26 2013-09-18 富士通セミコンダクター株式会社 半導体装置の製造方法
DE102009039421B4 (de) 2009-08-31 2017-09-07 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Doppelkontaktmetallisierung mit stromloser Plattierung in einem Halbleiterbauelement

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818714A (en) * 1987-12-02 1989-04-04 Advanced Micro Devices, Inc. Method of making a high performance MOS device having LDD regions with graded junctions
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPH0824169B2 (ja) * 1989-05-10 1996-03-06 富士通株式会社 半導体記憶装置の製造方法
JPH04215471A (ja) 1990-12-14 1992-08-06 Sony Corp 半導体メモリ
US5126280A (en) 1991-02-08 1992-06-30 Micron Technology, Inc. Stacked multi-poly spacers with double cell plate capacitor
JP2796656B2 (ja) * 1992-04-24 1998-09-10 三菱電機株式会社 半導体装置およびその製造方法
JP3197064B2 (ja) 1992-07-17 2001-08-13 株式会社東芝 半導体記憶装置
JPH06163535A (ja) 1992-11-26 1994-06-10 Rohm Co Ltd 半導体装置およびその製造方法
JPH06177147A (ja) 1992-12-10 1994-06-24 Mitsubishi Electric Corp 半導体装置の製造方法
JP3004177B2 (ja) * 1993-09-16 2000-01-31 株式会社東芝 半導体集積回路装置
JPH07263554A (ja) 1994-03-25 1995-10-13 Nec Corp 半導体装置及びその製造方法
US5441906A (en) * 1994-04-04 1995-08-15 Motorola, Inc. Insulated gate field effect transistor having a partial channel and method for fabricating
JPH0837145A (ja) 1994-07-26 1996-02-06 Hitachi Ltd 半導体集積回路装置の製造方法
JP2643870B2 (ja) * 1994-11-29 1997-08-20 日本電気株式会社 半導体記憶装置の製造方法
JPH09107082A (ja) * 1995-08-09 1997-04-22 Hitachi Ltd 半導体集積回路装置の製造方法
US5700731A (en) * 1995-12-07 1997-12-23 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped storage capacitors on dynamic random access memory cells
JP2765544B2 (ja) * 1995-12-26 1998-06-18 日本電気株式会社 半導体装置の製造方法
US5567640A (en) * 1996-01-11 1996-10-22 Vanguard International Semiconductor Corporation Method for fabricating T-shaped capacitors in DRAM cells
US5733808A (en) * 1996-01-16 1998-03-31 Vanguard International Semiconductor Corporation Method for fabricating a cylindrical capacitor for a semiconductor device
US5554557A (en) 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell
US5721154A (en) * 1996-06-18 1998-02-24 Vanguard International Semiconductor Method for fabricating a four fin capacitor structure
US5668036A (en) * 1996-06-21 1997-09-16 Vanguard International Semiconductor Corporation Fabrication method of the post structure of the cell for high density DRAM
US5792687A (en) * 1996-08-01 1998-08-11 Vanguard International Semiconductor Corporation Method for fabricating high density integrated circuits using oxide and polysilicon spacers
US5763311A (en) * 1996-11-04 1998-06-09 Advanced Micro Devices, Inc. High performance asymmetrical MOSFET structure and method of making the same
US5792681A (en) * 1997-01-15 1998-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication process for MOSFET devices and a reproducible capacitor structure

Also Published As

Publication number Publication date
TW365062B (en) 1999-07-21
CN1192045A (zh) 1998-09-02
JPH10242419A (ja) 1998-09-11
KR19980069965A (ko) 1998-10-26
KR100310565B1 (ko) 2002-05-09
DE19739755A1 (de) 1998-09-10
US6559494B1 (en) 2003-05-06

Similar Documents

Publication Publication Date Title
CN1252813C (zh) 包含非易失性半导体存储器的半导体集成电路装置的制造方法
CN1045349C (zh) 具有覆埋位线元件的半导体器件及其制备方法
CN1271716C (zh) 半导体器件的制造方法
CN1518100A (zh) 半导体器件及其制造方法
CN1181534C (zh) 半导体装置的制造方法
CN1525570A (zh) 半导体器件及其制造方法
CN1512589A (zh) 半导体器件、动态型半导体存储器件及半导体器件的制法
CN1518112A (zh) 半导体器件及其制造方法
CN1858900A (zh) 在存储器件中制造三沟道晶体管的方法
CN1202728A (zh) 一种半导体器件及制造该半导体器件的方法
CN1518066A (zh) 半导体器件的电容器底电极及其制造方法
CN1258933A (zh) 半导体集成电路及其制造方法
CN1577823A (zh) 半导体器件及其制造方法
CN1097311C (zh) 半导体装置的制造方法和半导体装置
CN1507034A (zh) 用于制造具有在位线方向延伸的接触体的半导体器件的方法
CN1122311C (zh) 具有金属硅化物薄膜的半导体器件及制造方法
CN1574293A (zh) 半导体集成电路器件的制造方法和半导体集成电路器件
CN1420546A (zh) 半导体集成电路器件的制造方法
CN1284243C (zh) 半导体器件及其制造方法
CN1828900A (zh) 含具有垂直栅电极的晶体管的半导体器件及其制造方法
CN1139992C (zh) 具有硅化物层的半导体器件及其制造方法
CN1210813C (zh) 半导体器件和其制造方法
CN1577792A (zh) 具有由相同材料制成的电阻器图形和栓塞图形的集成电路器件及其形成方法
CN1523676A (zh) 半导体装置
CN1229861C (zh) 在高低拓朴区域上形成布线层的方法和集成电路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee