JPH0837145A

JPH0837145A - 半導体集積回路装置の製造方法

Info

Publication number: JPH0837145A
Application number: JP17303094A
Authority: JP
Inventors: Hideo Aoki; 英雄青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-26
Filing date: 1994-07-26
Publication date: 1996-02-06

Abstract

(57)【要約】【目的】 0.３μm 世代以降の半導体集積回路装置にお
いて、低抵抗で微細な配線層を形成する。【構成】コンタクトホール１２が形成された半導体基
板１上にタングステン膜１３を堆積した後、タングステ
ン膜１３の表面を酸化して酸化タングステン膜１４を形
成する。次に、半導体基板１上にフォトレジスト１５を
塗布し、これをパターニングする。この際、酸化タング
ステン膜１４は露光光の反射を弱くできるので、フォト
レジストのハレーションや定在波効果が低減でき、設計
に従った微細で鮮明なフォトレジスト像が形成できる。
次に、フォトレジスト１５をマスクにして、酸化タング
ステン膜１４およびタングステン膜１３を加工して、配
線層を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、配線層を有する半導体集積回路
装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】従来の半導体集積回路装置の配線層に
は、一般にポリサイド膜（ＷＳｉ₂／多結晶Ｓｉ）、タ
ングステン膜あるいはアルミニウム合金膜が用いられて
いる。ところが、鏡の反射率を１００％とした場合のタ
ングステンシリサイド膜やタングステン膜の反射率は約
５５％、アルミニウム合金膜の反射率は９０〜１００％
と、配線層に用いられている金属膜の光の反射率は非常
に高い。

【０００３】このため、配線層を加工するためのフォト
リソグラフィ工程では、配線層からの露光光の反射に起
因したハレーションや定在波効果が生じ、設計と異なっ
た形状のフォトレジスト像が形成される。従って、この
フォトレジストをマスクにして加工される配線層では、
断線や隣接する配線層間のショートが起こり、この現象
は半導体集積回路装置の微細化が進むにつれてますます
大きな問題となる。

【０００４】そこで、ハレーションや定在波効果を低減
するために、現在は、多層レジストを用いる方法（第１
方法）、配線層の表面を粗くして露光光の反射を低減す
る方法（第２方法）、あるいは配線層の表面にそれより
も反射率の低い導電材料で構成された反射防止膜を積層
して露光光の反射を低減する方法（第３方法）が採用さ
れている。

【０００５】上記第１方法は、配線層を形成するための
ポリサイド膜あるいは金属膜を半導体基板上に堆積した
後、平坦化層、中間層およびフォトレジストを順次堆積
して３層から構成される多層レジストを形成する。次
に、最上層のフォトレジストをパターニングしてマスク
を形成し、このマスクを用いて中間層をエッチングす
る。

【０００６】次に、フォトレジストマスクを除去した
後、加工した中間層をマスクにして平坦化層をエッチン
グし、次に、加工した中間層と平坦化層をマスクにして
ポリサイド膜あるいは金属膜をエッチングし、配線層を
形成する。

【０００７】この方法によれば、多層レジストの最上層
のフォトレジストをパターニングする際、中間層にはＳ
ＯＧ（Spin On Glass)などの光の反射が弱い膜が用いら
れ、さらに、フォトレジストの下地の段差が平坦化層に
よって平坦化されているので、ハレーションや定在波効
果が防げ、設計に従った鮮明なフォトレジスト像が形成
できる。

【０００８】なお、多層レジストを用いたリソグラフィ
技術については、例えば、ブイ・エル・エス・アイ・テ
クノロジー（MaGraw-Hill International Book Company
「VLSI TECHNOLOGY 」1983、Edited by Sze 、P.294)に
記載がある。

【０００９】また、上記第２方法は、配線層にポリサイ
ド膜（ＷＳｉ₂／多結晶Ｓｉ）あるいはタングステン膜
を用いる際に採用される方法である。ポリサイド膜上層
のタングステンシリサイド膜あるいはタングステン膜は
六フッ化タングステンガス（ＷＦ₆)を水素還元するＣＶ
Ｄ（Chemical Vapor Deposition)法で形成されるが、こ
の六フッ化タングステンガスの量を増やすことによりタ
ングステンシリサイド膜あるいはタングステン膜の表面
を粗くして、露光光の反射低減を図っている。

【００１０】また、上記第３方法は、配線層にアルミニ
ウム合金膜を用いる際に採用される方法であり、アルミ
ニウム合金膜の表面に反射防止膜として光の反射が弱い
高融点金属膜（ＴｉＮ、ＴｉＷ、ＴｉＳｉ₂、Ｗまたは
ＭｏＳｉ）を堆積して、露光光の反射低減を図ってい
る。

【００１１】さらに、半導体集積回路装置の高集積化が
進むにつれて、チップの水平方向はスケーリング則に従
い微細化されるのに対し、垂直方向はスケーリングされ
ないため、半導体素子と配線層とを接続するコンタクト
ホールのアスペクト比は大きくなっている。このため、
コンタクトホールの底まで均一に配線層を形成すること
が困難となり、コンタクトホールで配線層の抵抗が増加
するという問題が生じている。

【００１２】そこで、0.５μm 世代以降の半導体集積回
路装置では、日経マグロウヒル社発行「日経マイクロデ
バイス」１９９３年２月号、Ｐ５０の図３に記載されて
いるように、コンタクトホールをタングステンで完全に
埋め込み、配線層の抵抗の増加を防ぐブランケットタン
グステン埋め込み技術が採用されている。

【００１３】この方法は、コンタクトホールを形成した
後、接着層として窒化チタン膜（ＴｉＮ）をＣＶＤ法で
堆積し、続いてタングステン膜をＣＶＤ法で堆積して、
コンタクトホールを完全にタングステン膜で埋め込む。
次に、このタングステン膜の表面からエッチバックを行
ない、コンタクトホールにのみタングステン膜を残し、
最後に、アルミニウム合金膜を堆積し加工して、配線層
を形成するものである。

【００１４】

【発明が解決しようとする課題】しかしながら、フォト
リソグラフィ工程におけるハレーションや定在波効果を
低減する前記方法を本発明者が検討したところ、以下の
ことが明らかとなった。

【００１５】(1) 多層レジストを用いる第１方法は工程
数が増し、製造コストが高くなる。

【００１６】(2) タングステンシリサイド膜あるいはタ
ングステン膜を形成する際に、六フッ化タングステンガ
スの量を増やして膜の表面を粗くし、露光光の反射を低
減する第２方法では、形成された膜の応力が強くなるた
め、タングステンシリサイド膜あるいはタングステン膜
が下地膜から剥がれる。

【００１７】(3) 光の反射率の低い高融点金属膜を反射
防止膜としてアルミニウム合金膜の表面に形成する第３
方法では、反射防止膜を形成しても露光光の反射の低減
効果は弱く、0.３μm 世代以降の微細加工プロセスへの
採用は難しい。

【００１８】さらに、配線層のコンタクトホールでの抵
抗増加を防ぐ前記タングステンブランケット埋め込み技
術は、工程が複雑で製造コストが高い、などの問題点が
あることを本発明者は見いだした。

【００１９】本発明の目的は、低抵抗で微細な配線層を
形成することができる技術を提供することにある。

【００２０】本発明の他の目的は、製造コストの最小限
の増加で、上記目的を達成することができる技術を提供
することにある。

【００２１】本発明の他の目的は、製造工程の最小限の
増加で、上記目的を達成することができる技術を提供す
ることにある。

【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２４】すなわち、(1) 本発明の半導体集積回路装
置の製造方法は、まず、半導体素子の上に堆積した層間
絶縁膜をエッチングして、半導体素子と配線層を接続す
るコンタクトホールを形成した後、半導体基板上に金属
膜を堆積する。次に、この金属膜の表面を改質して低反
射膜化した後、フォトレジストをマスクにして低反射膜
および金属膜を順次加工し、配線層を形成する。

【００２５】(2) また、本発明の半導体集積回路装置の
製造方法は、まず、半導体素子の上に堆積した層間絶縁
膜をエッチングして、半導体素子と配線層を接続するコ
ンタクトホールを形成した後、半導体基板上に金属膜を
堆積する。次に、この金属膜の表面を改質して低反射膜
化した後、フォトレジストをマスクにして低反射膜およ
び金属膜を順次加工し、次いで低反射膜を金属膜に戻し
て配線層を形成する。

【００２６】(3) また、本発明の半導体集積回路装置の
製造方法は、まず、半導体素子の上に堆積した層間絶縁
膜をエッチングして半導体素子と配線層を接続するコン
タクトホールを形成した後、半導体基板上に金属膜を堆
積し、次いで、コンタクトホール内以外の金属膜の表面
を改質して、金属膜とエッチング比が異なる除去膜を形
成する。次に、この除去膜をエッチングして、コンタク
トホールにのみ金属膜を残す。

【００２７】(4) また、本発明の半導体集積回路装置の
製造方法は、まず、上下の配線層を接続するビアホール
を形成した後、半導体基板上に金属膜を堆積し、次い
で、ビアホール内以外の金属膜の表面を改質して、金属
膜とエッチング比が異なる除去膜を形成する。次に、こ
の除去膜をエッチングして、ビアホールにのみ金属膜を
残す。

【００２８】(5) また、本発明の半導体集積回路装置の
製造方法は、金属膜形成室と改質処理室が備わった搬送
系を共有するマルチチャンバ装置で、金属膜の堆積と改
質処理を連続して行なう。

【００２９】(6) また、本発明の半導体集積回路装置の
製造方法は、改質処理が行なえる機構が備わった金属膜
形成炉で、金属膜の堆積と改質処理を連続して行なう。

【００３０】

【作用】上記した手段(1) によれば、金属膜の表面を改
質することにより光の反射率が５〜２０％の低反射膜が
金属膜の表面に形成されるので、フォトリソグラフィ工
程において金属膜の表面からの露光光の反射が低減で
き、ハレーションや定在波効果が抑制できる。これによ
り、設計に従った微細で鮮明なフォトレジスト像が形成
でき、このフォトレジストをマスクに用いて加工するこ
とにより、微細な配線層の形成が可能となる。

【００３１】さらに、上記した手段(2) によれば、金属
膜の表面を低反射膜に改質すると金属膜の膜厚が減少し
て配線抵抗が高くなるが、配線を加工した後、低反射膜
を再び金属膜に戻すことにより、配線抵抗の増加を防ぐ
ことができる。

【００３２】さらに、上記した手段(3) および(4) によ
れば、金属膜を堆積した後に、この金属膜の表面を改質
して得られた膜をエッチングするという製造コストを抑
えた簡単な工程で、微細なコンタクトホールあるいはビ
アホールに金属膜を埋め込むことができ、コンタクトホ
ールあるいはビアホールでの配線層の抵抗増加が防げる
ので、製造コストの最小限の増加で、低抵抗で微細な配
線層が形成できる。

【００３３】さらに、上記した手段(5) および(6) によ
れば、金属膜の堆積と改質処理を真空状態を破らずに連
続して行なえるので、製造工程の最小限の増加で、低抵
抗で微細な配線層が形成できる。

【００３４】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。

【００３５】（実施例１）本発明の一実施例であるＤＲ
ＡＭ（Dynamic Random Access Memory）の製造方法を図
１〜図４を用いて説明する。

【００３６】まず、半導体基板１の主面に周知の方法で
ｎ型ウエル２、ｐ型ウエル３、フィールド絶縁膜４およ
びゲート絶縁膜５を順次形成した後、半導体基板１上に
ＣＶＤ法で多結晶シリコン膜および酸化シリコン膜６を
順次堆積する。

【００３７】次に、上記多結晶シリコン膜および酸化シ
リコン膜６をエッチングしてＭＩＳＦＥＴのゲート電極
７を形成した後、酸化シリコン膜６およびゲート電極７
をマスクにして、ｎ型ウエル２にｐ型不純物およびｐ型
ウエル３にｎ型不純物をイオン注入し、ｐチャネル型Ｍ
ＩＳＦＥＴのｐ型半導体領域（図示せず）あるいはｎチ
ャネル型ＭＩＳＦＥＴのｎ型半導体領域８を形成する。
ｐ型不純物とｎ型不純物のイオン注入はフォトレジスト
をマスクにして打ち分け、ｐ型半導体領域あるいはｎ型
半導体領域８をそれぞれ形成する。

【００３８】その後、半導体基板１上にＣＶＤ法で堆積
した酸化シリコン膜をＲＩＥ（Reactive Ion Etching）
法でエッチングしてゲート電極７の側壁にサイドウォー
ルスペーサ９を形成する。

【００３９】次に、メモリセル部の蓄積電極用容量素子
（図示せず）を形成し、続いて半導体基板１上に酸化シ
リコン膜１０およびＢＰＳＧ膜１１をＣＶＤ法で順次堆
積した後、窒素ガス雰囲気中で８５０〜９５０℃の温度
で熱処理を行ない、ＢＰＳＧ膜１１の表面を平坦化す
る。次に、図１に示すように、酸化シリコン膜１０およ
びＢＰＳＧ膜１１をフォトレジストをマスクにしてエッ
チングして、ＭＩＳＦＥＴの半導体領域８およびゲート
電極７に達するコンタクトホール１２をそれぞれ形成す
る。

【００４０】次に、図２に示すように、半導体基板１上
にＣＶＤ法でタングステン膜１３を堆積し、引き続いて
酸素雰囲気中で４００〜４５０℃の熱処理を行ないタン
グステン膜１３の表面を酸化して、４０〜５０ｎｍの厚
さの酸化タングステン膜１４を形成する。なお、タング
ステン膜１３の堆積と熱処理は、図１０に示したウエハ
の搬送系を共有し、金属膜形成室と金属膜処理室が備わ
ったマルチチャンバ装置を用いて真空状態を破らずに連
続して行なう。

【００４１】次に、図３に示すように、半導体基板１上
にフォトレジスト１５を塗布し、これをパターニングし
て得られるマスクを用いて、酸化タングステン膜１４お
よびタングステン膜１３をドライエッチングで順次加工
し、配線層を形成する。次に、フォトレジスト１５を除
去した後、図４に示すように、半導体基板１の表面をパ
ッシベーション膜１６で被覆することにより、本実施例
のＤＲＡＭが完成する。

【００４２】このように、本実施例では、配線層である
タングステン膜１３の表面に反射防止膜として反射率が
５〜２０％と低い酸化タングステン膜１４が形成される
ので、フォトリソグラフィ工程における配線層からの露
光光の反射が低減でき、フォトレジストのハレーション
や定在波効果を抑制することができる。従って、設計に
従った微細で鮮明なフォトレジスト像が形成できるの
で、このフォトレジストをマスクにして加工することに
より、断線あるいは隣接する配線層間のショートのな
い、微細な配線層の形成が可能となる。

【００４３】（実施例２）本発明の他の実施例である配
線層に積層配線を用いたＤＲＡＭの製造方法を図５を用
いて説明する。

【００４４】まず、前記実施例１に記載した製造方法と
同様に、半導体基板１上にメモリセル部および周辺回路
部のＭＩＳＦＥＴとメモリセル部の蓄積電極用容量素子
を順次形成する。

【００４５】次に、半導体基板１上に酸化シリコン膜１
０およびＢＰＳＧ膜１１をＣＶＤ法で順次堆積した後、
窒素ガス雰囲気中で８５０〜９５０℃の温度で熱処理を
行ない、ＢＰＳＧ膜１１の表面を平坦化する。次に、酸
化シリコン膜１０およびＢＰＳＧ膜１１をフォトレジス
トをマスクにしてエッチングし、コンタクトホール１２
を形成する。

【００４６】次に、半導体基板１上に、高融点金属膜１
７（ＴｉＮ、ＴｉＷ、ＴｉＳｉ₂、ＷあるいはＭｏＳ
ｉ）、アルミニウム合金膜１８およびタングステン膜１
９をスパッタリング法あるいはＣＶＤ法で順次堆積し、
引き続いて酸素雰囲気中で４００〜４５０℃の熱処理を
行ないタングステン膜１９の表面を酸化して、４０〜５
０ｎｍの厚さの酸化タングステン膜１４を形成する。こ
の際、タングステン膜１９の全てを酸化タングステン膜
１４に変えてもよい。

【００４７】なお、高融点金属膜１７、アルミニウム合
金膜１８およびタングステン膜１９の堆積とタングステ
ン膜１９の熱処理は、図１０に示したウエハの搬送系を
共有し、金属膜形成室と処理室が備わったマルチチャン
バ装置を用いて真空状態を破らずに連続して行なう。

【００４８】次に、図５に示すように、半導体基板１上
にフォトレジスト１５を塗布し、これをパターニングし
て得られるマスクを用いて、酸化タングステン膜１４、
タングステン膜１９、アルミニウム合金膜１８および高
融点金属膜１７をドライエッチングで順次加工し、配線
層を形成する。次に、フォトレジスト１５を除去した
後、半導体基板１の表面をパッシベーション膜で被覆す
ることにより、本実施例のＤＲＡＭが完成する。

【００４９】このように、本実施例では、高抵抗の酸化
タングステン膜１４の形成とタングステン膜１９の膜厚
の減少によりタングステン膜１９の抵抗は高くなるが、
低抵抗のアルミニウム合金膜１８で配線層の一部を構成
しているので、酸化タングステン膜１４を形成すること
による配線層の抵抗の増加を防ぐことができる。

【００５０】（実施例３）本発明の他の実施例であるＤ
ＲＡＭの製造方法を図３および図６を用いて説明する。

【００５１】まず、前記実施例１に記載した製造方法と
同様に、半導体基板１上にメモリセル部および周辺回路
部のＭＩＳＦＥＴとメモリセル部の蓄積電極用容量素子
を順次形成する。

【００５２】次に、半導体基板１上に酸化シリコン膜１
０およびＢＰＳＧ膜１１をＣＶＤ法で順次堆積した後、
窒素ガス雰囲気中で８５０〜９５０℃の温度で熱処理を
行ない、ＢＰＳＧ膜１１の表面を平坦化する。次に、酸
化シリコン膜１０およびＢＰＳＧ膜１１をフォトレジス
トをマスクにしてエッチングし、コンタクトホール１２
を形成する。

【００５３】次に、図３に示すように、半導体基板１上
にＣＶＤ法でタングステン膜１３を堆積し、引き続いて
酸素雰囲気中で４００〜４５０℃の熱処理を行ないタン
グステン膜１３の表面を酸化して、４０〜５０ｎｍの厚
さの酸化タングステン膜１４を形成する。次に、半導体
基板１上にフォトレジスト１５を塗布し、これをパター
ニングして得られるマスクを用いて、酸化タングステン
膜１４およびタングステン膜１３をドライエッチングで
順次加工し、配線層を形成する。

【００５４】次に、フォトレジスト１５を除去した後、
図６に示すように、水素雰囲気中で４７５℃の温度で還
元処理を行ない酸化タングステン膜１４をタングステン
膜１３に戻す。最後に、半導体基板１の表面をパッシベ
ーション膜で被覆することにより、本実施例のＤＲＡＭ
が完成する。

【００５５】このように、本実施例では、フォトリソグ
ラフィ工程における露光光の反射を低減するために形成
した高抵抗の酸化タングステン膜１４を還元して低抵抗
のタングステン膜１３に戻すことにより、配線層の抵抗
の増加を防ぐことができる。

【００５６】（実施例４）本発明の他の実施例であるＤ
ＲＡＭの製造方法を図７〜図９を用いて説明する。

【００５７】まず、前記実施例１に記載した製造方法と
同様に、半導体基板１上にメモリセル部および周辺回路
部のＭＩＳＦＥＴとメモリセル部の蓄積電極用容量素子
を順次形成する。

【００５８】次に、半導体基板１上に酸化シリコン膜１
０およびＢＰＳＧ膜１１をＣＶＤ法で順次堆積した後、
窒素ガス雰囲気中で８５０〜９５０℃の温度で熱処理を
行ない、ＢＰＳＧ膜１１の表面を平坦化する。次に、酸
化シリコン膜１０およびＢＰＳＧ膜１１をフォトレジス
トをマスクにしてエッチングし、コンタクトホール１２
を形成する。

【００５９】次に、図７に示すように、半導体基板１上
に、ＣＶＤ法でタングステン膜１３を堆積し、引き続い
て酸素雰囲気中で４００〜４５０℃の熱処理を行ないタ
ングステン膜１３の表面を酸化して、コンタクトホール
１２内のタングステン膜１３以外全てを酸化タングステ
ン膜２０に変える。次に、六フッ化タングステンガス
（ＷＦ₆)で酸化タングステン膜２０を除去する。

【００６０】次に、図８に示すように、アルミニウム合
金膜１８およびタングステン膜１９をスパッタリング法
あるいはＣＶＤ法で順次堆積し、引き続いて酸素雰囲気
中で４００〜４５０℃の熱処理を行ないタングステン膜
１９の表面を酸化して、４０〜５０ｎｍの厚さの酸化タ
ングステン膜１４を形成する。この際、タングステン膜
１９の全てを酸化タングステン膜１４に変えてもよい。

【００６１】次に、図９に示すように、半導体基板１上
にフォトレジスト１５を塗布し、これをパターニングし
て得られるマスクを用いて、酸化タングステン膜１４、
タングステン膜１９およびアルミニウム合金膜１８をド
ライエッチングで順次加工し、配線層を形成する。次
に、フォトレジスト１５を除去した後、半導体基板１の
表面をパッシベーション膜で被覆することにより、本実
施例のＤＲＡＭが完成する。

【００６２】このように、本実施例では、タングステン
膜１３をＣＶＤ法で堆積し、このタングステン膜１３の
表面を酸化して酸化タングステン膜２０を形成した後、
六フッ化タングステンガスで酸化タングステン膜２０を
除去するという簡単な工程で、微細なコンタクトホール
にタングステン膜１３を埋め込むことができるので、低
い製造コストでコンタクトホールを低抵抗のタングステ
ン膜１３で埋め込むことが可能となる。

【００６３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００６４】例えば、前記実施例１、２および３では、
本発明を単層配線に適用した場合について説明したが、
多層配線あるいはＭＩＳＦＥＴのゲート電極にも適用す
ることができ、単層配線に適用した場合と同様な効果が
得られる。

【００６５】また、前記実施例１、２および３では、低
反射膜を形成する金属膜にタングステン膜を用いたが、
タングステン膜以外の金属膜を用いてもよく、例えば、
チタンタングステン膜（ＴｉＷ）を用いた場合、酸化し
て得られるチタン酸化タングステン膜（ＴｉＷＯ_x,０＜
ｘ≦３）の反射率は５〜２０％と低く、低反射膜に酸化
タングステン膜を用いた場合と同様の効果が得られる。

【００６６】また、前記実施例４では、本発明を半導体
素子と配線層を接続するコンタクトホールに適用した場
合について説明したが、上下の配線層間を接続するビア
ホールにも適用することができ、コンタクトホールに適
用した場合と同様の効果が得られる。

【００６７】また、前記実施例４では、酸化タングステ
ン膜の除去は六フッ化タングステンガスを用いて行なっ
たが、スパッタエッチング法で酸化タングステン膜を除
去してもよい。

【００６８】また、前記実施例では、酸素雰囲気中で４
００〜４５０℃の熱処理を行ない、タングステン膜の表
面を酸化したが、酸素雰囲気中で２００〜３００℃のプ
ラズマ処理を行なう、あるいはオゾン雰囲気中で２００
〜３００℃の熱処理を行ない酸化タングステン膜を形成
してもよい。

【００６９】また、前記実施例では、金属膜形成室と処
理室が備わった搬送系を共有するマルチチャンバ装置
で、タングステン膜の堆積と酸化処理を連続して行なっ
たが、酸化処理機構が備わった金属膜形成炉でタングス
テン膜の堆積と酸化処理を連続して行なってもよい。ま
た、前記実施例では、ＤＲＡＭの製造方法に適用した場
合について説明したが、0.３μm 世代以降のいかなる半
導体集積回路装置の製造方法にも適用可能である。

【００７０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７１】本発明によれば、微細で鮮明なフォトレジ
ストをマスクにして低抵抗の金属膜で構成される配線層
が加工でき、さらに、微細なコンタクトホールあるいは
ビアホールを金属膜で埋め込み、配線層の抵抗の増加を
防ぐことができるので、低抵抗で微細な配線層を形成す
ることが可能となる。

【００７２】また、本発明によれば、製造コストを抑え
た簡単な工程で、微細なコンタクトホールあるいはビア
ホールに金属膜を埋め込み、配線層の抵抗の増加を防ぐ
ことができるので、製造コストの最小限の増加で、低抵
抗で微細な配線層を形成することが可能となる。

【００７３】また、本発明によれば、配線層を構成する
金属膜の堆積と改質処理を真空状態を破らずに連続して
行なえるので、製造工程の最小限の増加で、低抵抗で微
細な配線層を形成することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＤＲＡＭの製造工程を
示す半導体基板の要部断面図である。

【図２】本発明の一実施例であるＤＲＡＭの製造工程を
示す半導体基板の要部断面図である。

【図３】本発明の一実施例であるＤＲＡＭの製造工程を
示す半導体基板の要部断面図である。

【図４】本発明の一実施例であるＤＲＡＭの製造工程を
示す半導体基板の要部断面図である。

【図５】本発明の他の実施例であるＤＲＡＭの製造工程
を示す半導体基板の要部断面図である。

【図６】本発明の他の実施例であるＤＲＡＭの製造工程
を示す半導体基板の要部断面図である。

【図７】本発明の他の実施例であるＤＲＡＭの製造工程
を示す半導体基板の要部断面図である。

【図８】本発明の他の実施例であるＤＲＡＭの製造工程
を示す半導体基板の要部断面図である。

【図９】本発明の他の実施例であるＤＲＡＭの製造工程
を示す半導体基板の要部断面図である。

【図１０】金属膜形成室と改質処理室が備わった搬送系
を共有するマルチチャンバ装置の全体構成図である。

【符号の説明】

１半導体基板２ｎ型ウエル３ｐ型ウエル４フィールド絶縁膜５ゲート絶縁膜６酸化シリコン膜７ゲート電極８ｎ型半導体領域９サイドウォールスペーサ１０酸化シリコン膜１１ＢＰＳＧ膜１２コンタクトホール１３タングステン膜１４酸化タングステン膜１５フォトレジスト１６パッシベーション膜１７高融点金属膜１８アルミニウム合金膜１９タングステン膜２０酸化タングステン膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に堆積した金属膜の表面を
改質して低反射膜化した後、低反射膜上に形成したフォ
トレジストをマスクにして前記金属膜をパターニングす
る工程を有することを特徴とする半導体集積回路装置の
製造方法。
【請求項２】半導体基板上に堆積した金属膜の表面を
改質して低反射膜化した後、低反射膜上に形成したフォ
トレジストをマスクにして前記金属膜をパターニング
し、次いで前記低反射膜を改質して前記金属膜に戻す工
程を有することを特徴とする半導体集積回路装置の製造
方法。
【請求項３】配線層を有する半導体集積回路装置の製
造方法であって、半導体素子と配線層を接続するコンタ
クトホールが形成された半導体基板上に金属膜を堆積し
た後、前記金属膜の表面を改質して前記金属膜とエッチ
ング比の異なる除去膜を形成し、次いで前記除去膜をエ
ッチングして前記コンタクトホール内にのみ前記金属膜
を残す工程を有することを特徴とする半導体集積回路装
置の製造方法。
【請求項４】配線層を有する半導体集積回路装置の製
造方法であって、上下の配線層を接続するビアホールが
形成された半導体基板上に金属膜を堆積した後、前記金
属膜の表面を改質して前記金属膜とエッチング比の異な
る除去膜を形成し、次いで前記除去膜をエッチングして
前記ビアホール内にのみ前記金属膜を残す工程を有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項５】前記金属膜は配線層を構成することを特
徴とする請求項１または２記載の半導体集積回路装置の
製造方法。
【請求項６】前記金属膜はタングステン膜あるいはチ
タンタングステン膜であることを特徴とする請求項１、
２、３または４記載の半導体集積回路装置の製造方法。
【請求項７】前記金属膜の表面は、酸化雰囲気中で熱
処理あるいはプラズマ処理で改質されることを特徴とす
る請求項１、２、３または４記載の半導体集積回路装置
の製造方法。
【請求項８】前記低反射膜は水素還元法で前記金属膜
に戻すことを特徴とする請求項２記載の半導体集積回路
装置の製造方法。
【請求項９】金属膜形成室と改質処理室が備わった搬
送系を共有するマルチチャンバ装置で、前記金属膜の堆
積と改質処理を連続して行なうことを特徴とする請求項
１、２、３または４記載の半導体集積回路装置の製造方
法。
【請求項１０】改質処理機能が備わった金属膜形成炉
で前記金属膜の堆積と改質処理を連続して行なうことを
特徴とする請求項１、２、３または４記載の半導体集積
回路装置の製造方法。