CN1229861C - 在高低拓朴区域上形成布线层的方法和集成电路 - Google Patents

在高低拓朴区域上形成布线层的方法和集成电路 Download PDF

Info

Publication number
CN1229861C
CN1229861C CNB991203550A CN99120355A CN1229861C CN 1229861 C CN1229861 C CN 1229861C CN B991203550 A CNB991203550 A CN B991203550A CN 99120355 A CN99120355 A CN 99120355A CN 1229861 C CN1229861 C CN 1229861C
Authority
CN
China
Prior art keywords
wiring layer
zone
integrated circuit
topology
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB991203550A
Other languages
English (en)
Other versions
CN1248791A (zh
Inventor
权喆纯
张主源
崔庸培
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1248791A publication Critical patent/CN1248791A/zh
Application granted granted Critical
Publication of CN1229861C publication Critical patent/CN1229861C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种在具有高、低拓朴区域的集成电路上形成布线层的方法，该方法包括以下步骤：在该低拓朴区域，而非该高拓朴区域上，形成一下布线层；接着在至少该低拓朴区域形成一绝缘层；然后在该低拓朴区域和该高拓朴区域上形成一上布线层。本发明还涉及一种集成电路形成的方法及一种集成电路。

Description

在高低拓朴区域上形成布线层 的方法和集成电路
技术领域
本发明涉及集成电路制造方法，更特别是涉及在集成电路上形成布线层的方法，以及藉此形成的集成电路。
背景技术
集成电路广泛用于消费和商业应用中。随着集成电路元件的集成密度持续增加，集成电路上的拓朴差异可能持续地增加。这些高和低拓朴区域之间的拓朴差异可能使得在集成电路上形成高密度连接(亦称为布线层)更增加困难。在本文中，“高”和“低”用来界定相对于彼此的拓朴差异，而不代表绝对的拓朴水平高度。
特别是，在集成电路存储元件中，高拓朴区域一般包括一存储单元阵列区域，而低拓朴区域一般包括一周边电路区域，用来支持存储单元阵列的电路则被制造于其中。更具体地说，在动态随机存取存储器(DRAM)集成电路中，高拓朴区域一般包括一DRAM单元阵列区域，其包括多个电容器于其中，低拓朴区域包括一DRAM周边电路区域。在包括有堆叠电容器的DRAM元件中，可能存在有高至1μm或更多的拓朴差异。
最后，还已知提供合并存储和逻辑(MML)集成电路，其将存储集成电路和逻辑集成电路的功能合并到单一集成电路基体。在这些MML集成电路中，高拓朴区域一般包括一存储单元阵列区域，低拓朴区域一般包括一逻辑电路区域。特别对于合并DRAM和逻辑(MDL)集成电路，由于在存储单元阵列区域中使用堆叠的电容器或其他三维空间电容器结构，所以高至1μm或更多的拓朴差异可能存在。
图1至3说明传统DRAM元件的制造剖视图，以便说明这些大拓朴差异如何发生。图1至3说明一DRAM制造程序，其中应用电容器于位线上(Capacity-On-Bitline，COB)结构。在图1至3中，参考标号A代表高拓朴区域，特别是DRAM单元阵列区域，参考标号B代表低拓朴区域，特别是DRAM周边电路区域。
现参考图1，一个场氧化层12形成于集成电路基底(诸如半导体基底10)的元件隔离区间内，因而界定出一有主动(有源)元件形成于其上的有源区间。一栅极绝缘层形成于基底10的有源区间中，且栅极14分别形成于栅极绝缘层和场氧化层12的预定部分。
接着，基底10被离子植入低浓度杂质。随后，包括绝缘材料的间隔物16形成于栅极14的两侧壁。基底10被离子植入高浓度杂质以便在基底10中形成具有轻掺杂漏极(LDD)结构的源/漏区域，栅极14的两侧均定置于其中。结果，形成一个场效应晶体管(EFT)。
一缓冲氧化层18形成于具有栅极14和场氧化层12于其上的基底10上。包括有高温氧化薄膜型材料，诸如硼磷硅玻璃(Boron Phosphorus SilicateGlass，BSPG)的第一绝缘层20，由于上述程序而形成于该表面上，且第一绝缘层20被允许在预定温度下回流(reflow)。缓冲氧化层18的形成可防止晶体管因P离子或B离子掺杂于栅极14时被破坏，其可能发生于第一绝缘层20形成有一高温氧化层型材料(诸如BPSG)时，或者免于薄膜被蒸发形成时所产生的等离子破坏。
第一直接接触孔藉由选择性地蚀刻第一绝缘层20的预定部分而形成，使得基底10上将形成位线的表面裸露出。一导电薄膜形成于包括有第一接触孔(亦称为直接接触(DC)孔)的第一绝缘层20上。位线22藉由选择性地蚀刻而形成，使得绝缘层20的表面部分裸露出。
如图2所示，包括一高温氧化薄膜型材料(例如BPSG)的第二绝缘层24形成于包括有位线22的第一绝缘层20上。第二绝缘层24被允许在预定温度下回流。第二接触孔，亦称为深埋接触(Buried Contact，BC)孔，藉由选择性地蚀刻第二绝缘层24、第一绝缘层20和缓冲氧化层18的预定部分而形成，使得将形成电容器的基体10的表面部分裸露出。第一导电层(包括具有高浓度杂质的多晶硅)形成于有第二深埋孔的第二绝缘层上。一储存电极26藉由选择性地蚀刻导电层而形成于高拓朴区域A上。一介电层28形成于该储存电极26表面上。一导电层(包括具高浓度杂质的多晶硅)形成于有介电层28于其上的第二绝缘层24上。藉选择性地蚀刻导电层而形成一板电极30。结果，包括有储存电极26、介电层28和板电极30的堆叠电容器结构形成于高拓朴存储单元阵列区域A中。
包括高温氧化薄膜型材料(例如BPSG)的第三绝缘层32形成于有电容器于其上的第二绝缘层24上。第三绝缘层被允许在预定温度下回流。随后，具有各式高宽比(aspect ratio)的第三接触孔藉由依顺序蚀刻第一、第二和第三绝缘层20，24，32、缓冲氧化层18和栅极绝缘层而形成，使得低拓朴周边电路区域B内的板电极30的表面以及在有源区域的表面部分裸露出。
一具有诸如Ti/TiN结构的粘着金属层、一包括Al基合金的导电层、及一包括TiN的抗反射层形成于有第三接触孔的第三绝缘层32上。随后，藉蚀刻该层的预定部位，第一金属布线层34形成于高拓朴存储单元阵列区域A和低拓朴周边电路区域B。
现参考图3，第四绝缘层36，诸如“未掺杂硅玻璃(USG)/覆硅玻璃(SOG)”，形成于有金属布线层34于其上的第三绝缘层32上。第四绝缘层36藉由SOG回蚀(etch-back)程序而形成。透孔藉由选择性地蚀刻第四绝缘层36而形成，使得形成于周边电路区域B的第一金属布线层34的表面被部分地裸露出。
具有诸如“Ti/TiN”结构的粘着金属层、包括Al基合金的导电层、以及包括TiN的抗反射层形成于有透孔的第四绝缘层36上。随后，藉由蚀刻第二布线层的预定部位，第二布线层38被形成于高拓朴存储单元阵列区域A以及低拓朴周边电路区域B内，而完成此程序。
如图2所示，对于传统的DRAM装置，第一金属布线层34藉由形成一导电薄膜然后蚀刻而形成，而存储单元阵列区域A和周边电路区域B之间的拓朴差异，因电容器形成于存储单元区域A中而可能高至1.0μm或更多。此拓朴差异可能产生制造上的问题。
特别是，在具有1.0μm或更多的拓朴差异的传统DRAM元件中，找寻一个可被高拓朴存储单元阵列区域A和低拓朴周边电路区域B两者应用的光刻边界可能是困难的。为此，可能需要设定一设计原则使得第一金属布线层34的间距有足够的边界来形成所希望的金属图案。
然而，若设计原则的设定，使得当DRAM元件被设计时，第一金属布线层34的间距具有足够的边界，则在周边电路区域的第一金属布线层间距可能需要被设定到一类似的程度。如此可能在周边电路区域产生低栅极密度。例如，在MML/MDL集成电路中，在逻辑区域的栅极密度可能无法与纯逻辑集成电路相比，所以，高性能的MML/MDL集成电路可能难以制造。
发明内容
所以，本发明的一目的在于提供一种将布线层形成于集成电路上的方法，以及藉此形成的集成电路。
本发明的另一目的在于提供将布线层形成于具有高低拓朴区域的集成电路上的方法，以及藉此形成的集成电路。
本发明提供一种在具有高低拓朴区域的集成电路上形成布线层的方法，该方法包括以下步骤：
在该低拓朴区域，而非该高拓朴区域上，形成一下布线层，从而在低拓扑区域和高拓扑区域之间的高低差异超过1μm的情况下，仅仅通过在低拓扑区域的该下布线层减小了该高低差异以满足光蚀期间足够的光刻边界，使得该低拓朴区域中的下布线层间距能够满足纯逻辑电路的设计规则；接着
至少在该下布线层上形成一绝缘层；然后
在上述在低拓朴区域，而非高拓朴区域上形成一下布线层的步骤中已经减小了高低差异的该低拓朴区域和该高拓朴区域上形成一上布线层。
上述集成电路可为一存储集成电路，其中该高拓朴区域可包括一存储单元阵列区域，该低拓朴区域可包括一周边电路区域，该下布线层包括第一水平高度金属布线层，该上布线层包括一在该高拓朴区域的金属布线层以及一在该低拓朴区域的金属布线层。
本发明还提供一种集成电路形成的方法，包括以下步骤：
在一集成电路基底中形成多个有源和隔离区域；
在该集成电路基底上形成多个导电和绝缘层，以便在该集成电路基底上界定出高和低拓朴区域；
在该低拓朴区域而非该高拓朴区域上形成一下布线层，从而在低拓扑区域和高拓扑区域之间的高低差异超过1μm的情况下，仅仅通过在低拓扑区域的该下布线层减小了该高低差异以满足光蚀期间足够的光刻边界，使得该低拓朴区域中的下布线层间距能够满足纯逻辑电路的设计规则；然后
至少在该下布线层上形成一绝缘层；接着
在上述在低拓朴区域，而非高拓朴区域上形成一下布线层的步骤中已经减小了高低差异的该低拓朴区域和该高拓朴区域上形成一上布线层。
上述集成电路可为一存储集成电路，其中该高拓朴区域可包括一存储单元阵列区域，该低拓朴区域可包括一周边电路区域，该下布线层包括第一水平高度金属布线层，该下布线层包括一在该高拓朴区域的金属布线层以及一在该低拓朴区域的金属布线层。
本发明还提供一种集成电路，包括：
一集成电路基底；
多个有源区域和绝缘区域，其在该集成电路基底上；
多个导电和绝缘层，其在该集成电路基底上，该集成电路基底界定有高和低拓朴区域于该集成电路基底；
一下布线层，其在该低拓朴区域上，但不在该高拓朴区域上；
一上布线层，其在该低拓朴区域和该高拓朴区域上；及
一绝缘层，其在该下布线层和该上层布线层之间，
其中在低拓扑区域和高拓扑区域之间的高低差异超过1μm的情况下，仅仅通过在低拓扑区域的该下布线层减小了该高低差异以满足光蚀期间足够的光刻边界，使得该低拓朴区域中的下布线层间距能够满足纯逻辑电路的设计规则。
这些和其他目的可根据本发明而提供，其藉由在低拓朴区域上形成一下布线层，但不在集成电路上的高拓朴区域。然后，一绝缘层形成于至少该低拓朴区域上。然后，一上布线层形成于低拓朴区域和高拓朴区域上。可了解的是，“下”和“上”的字眼被用来代表两个布线层在集成电路上彼此之间的关系。
藉由在低拓朴区域，而非高拓朴区域，形成下金属布线层，因为不需考虑拓朴差异，一高密度下金属布线层可被形成。而且，由于下布线层形成于低拓朴区域而非高拓朴区域，所以接下来形成于低拓朴区域和高拓朴区域的上布线层可具有缩小的拓朴差异。因此，下布线层和上布线层可以高密度形成。
在本发明一实施例中，集成电路是一存储集成电路，其中的高拓朴区域包括一存储单元阵列区域，且低拓朴区域包括一周边电路区域。下布线层包括第一水平高度金属布线层，上布线层包括在高拓朴区域的第一水平高度金属布线层以及在低拓朴区域的第二水平高度金属布线层。集成电路也可为DRAM集成电路，使得高拓朴区域包括具有多个电容器的DRAM存储单元阵列区域，且低拓朴区域包括DRAM周边区域。
在另一实施例中，集成电路为MML集成电路，其中的高拓朴区域包括一存储单元阵列区域，且低拓朴区域包括一逻辑电路区域。最后，在另一实施例中，集成电路为MDL集成电路，其中高拓朴区域包括一具有多个堆叠电容器的DRAM单元阵列区域，且低拓朴区域包括一逻辑电路区域。
根据本发明的集成电路包括一集成电路基底和在集成电路基底的主动(有源)区域和绝缘区域。多个导电和绝缘层被包括于该集成电路基底上，在该集成电路基底上界定出高和低拓朴区域。一下布线层被提供于该低拓朴区域，而非在高拓朴区域。一上布线层被提供于低拓朴区域和高拓朴区域。一绝缘层被提供于下布线层和上布线层之间。存储集成电路、DRAM集成电路、MML集成电路和MDL集成电路实施例可如上所述地被提供。
因为存储单元区域的第一金属布线层和周边区域的第二金属布线层可同时形成，所以可减小及优选地消除因拓朴差异造成的缺陷及/或聚焦深度限制造成的性能冲突(performance impact)。所以，例如在MML集成电路中，第一金属布线层和在逻辑区域的第二金属布线层的间距可以相同于高性能逻辑集成电路的程度而形成。
附图说明
图1至3为在中间制造步骤期间，传统DRAM元件的剖视图；
图4至图6为在中间制造步骤期间，根据本发明的DRAM的剖视图。
具体实施方式
本发明现将参考附图而于下文中详细地说明，本发明的优选实施例显示于附图中。然而，本发明可具体地具有很多不同的形式，不应解释成被限制在本文中所述的实施例中；而是，这些实施例被提供来使得揭示内容可详细和完整，而且可完全将本发明的范围传达给本领域的技术人员。在附图中，为了清楚起见，层和区域的厚度被夸大。相同的数字代表相同元件。可了解的是，当一元件，诸如一层、区域或基底，被称为是在另一元件“上”，它可直接在其他元件上或也可存在有一介于中间的元件。相对地，当一元件被称为是“直接”在另一元件上，则没有任何介于中间的元件存在。而且，本文中所叙述和绘示的各个实施例也包括其互补导电型式的
实施例。
根据本发明，第一水平高度金属布线层仅形成于低拓朴区域，诸如一周边电路区域或逻辑电路区域。然后，在低拓朴区域的第二水平高度金属布线层以及在高拓朴区域，诸如一存储单元阵列区域的第一水平高度金属布线层，则被同时形成。如此可允许高间距布线形成于存储单元阵列区域和周边电路区域或逻辑区域两者，仅管这些区域之间的大拓朴差异高至1.0μm或更多。当制造MML集成电路时，逻辑区域因而可达到单独的逻辑集成电路的性能程度。
图4至6绘示根据本发明的DRAM集成电路于中间制造步骤期间的剖视图。类似的制造步骤可应用于MML集成电路。在图4至6中，参与标号A代表高拓朴区域，诸如存储单元阵列区域。参考标号B代表低拓朴区域，诸如周边电路区域或逻辑电路区域，在本文中也称为周边/逻辑电路区域。
现参考图4，场氧化区域102或其他隔离区域形成于集成电路基底(诸如半导体基底100)的一元件隔离区域，以界定出一形成有有源元件的有源区域。在基底100的有源区域中形成一栅极绝缘层，栅极104分别形成于栅极绝缘层和场氧化区域102的预定部分。
其次，低浓度杂质被植入基底100。包括有绝缘物质的间隔物106被形成于栅极104的两侧壁，且具有LDD结构的源/漏区域形成于基底100。因此形成FET。缓冲氧化层108接着形成在基底100上，包括在栅极104上和在场氧化区域102上。
包括例如低温氧化层的第一绝缘层110接着被形成于基底100上。第一绝缘层110藉由例如使用回蚀程序及/或CMP程序而整平。
第一接触孔(DC)藉由选择性蚀刻第一绝缘层110而形成，使得基底100上形成有位线的表面被裸露出。一导电层形成于有第一接触孔的第一绝缘层110上。随后，位线112藉由选择性蚀刻导电层而形成，使得绝缘层110表面的预定部位裸露出。
如图5所示，第二绝缘层114，包括例如低温氧化薄膜，形成于有位线112的第一绝缘层110上。第二绝缘层114藉使用回蚀程序及/或CMP程序而整平。第二接触孔(BC)藉选择性地蚀刻第二绝缘层114、第一绝缘层110和缓冲氧化层108而形成，使得在电容器区域的基底表面部分裸露出。一导电层，优选地包括具高浓度杂质的多晶硅，形成于有第二接触孔的第二绝缘层114上。一储存电极116藉由选择性地蚀刻导电层而形成于存储单元阵列区域A。
一电容器介电层118形成于储存电极116上。导电层，例如包括具高浓度杂质的多晶硅，形成于有电容器介电层118于其上的第二绝缘层114上。随后，电阻端子122和板电极120藉选择性蚀刻而界定出。结果形成具有储存电极116/介电层118/板电极120的堆叠结构的电容器。包括于电容器中的储存电极116在高度上可大于7000埃，以便提供大于30fF/单位单元的静电电容给一DRAM单元。为此，存储单元阵列区域A和周边/逻辑电路区域B之间的高度差可超过1.0μm。
第三绝缘层124，例如包括低温氧化薄膜，被形成且透过回蚀程序整平。具有各别不同长/宽比的第三接触孔藉由蚀刻第一、第二和第三绝缘层110，114，124，缓冲氧化层108和栅极绝缘层而形成，使得板电极120、周边/逻辑电路区域B的有源区域的表面、以及在周边/逻辑电路区域B的电阻端子122的表面分别裸露出。
第一导电插头126，包括例如W或Al基合金，形成于第三接触孔中。具有“Ti/TiN”堆叠结构的阻障金属层可形成于第一导电插头126下方。一具有“Ti/TiN”堆叠结构的粘着金属层、一具有例如Al基合金或Cu基合金的导电层、和一包括例如TiN的抗反射层，可形成于有导电插头126于其上的第三绝缘层124上。这些层选择性地被蚀刻，使得在存储单元阵列区域A的第三绝缘层124的整个表面，以及在周边/逻辑电路区域B中的第三绝缘层124的预定表面，被允许裸露出。结果，多个第一金属布线128形成于第三绝缘层124上的周边/逻辑电路区域B中。第一金属布线128可包括抗反射层和粘着金属层于其各自的上侧和下侧。第一导电插头126可包括Cu基合金、W或Al基合金。当第一导电插头126包括Cu基合金时，第三接触孔中的阻障金属层优选地包括WxNy。
如上所述，金属布线层128不形成于高拓朴存储单元阵列区域A中的绝缘层124上，而是形成于低拓朴周边/逻辑电路区域B中。若第一金属布线层128也形成于存储单元区域A的第三绝缘层124上时，则由于在形成布线层的光蚀期间的聚焦深度的限制，可能很难去得到可满足高拓朴区域A和低拓朴区域B的光刻边界。因此，在周边/逻辑电路区域B中的第一金属布线层间距不会达到相当于纯逻辑电路设计的设计原则的程度，例如在0.93至0.97μm的程度。
现参考图6，第四绝缘层130，例如包括低温氧化薄膜，形成于有第一金属布线层128于其上的第三绝缘层124。第四绝缘层130以例如CMP程序整平。透孔藉由选择蚀刻第四绝缘层130而形成，使得第一金属布线层128的表面部分裸露出。因为形成第四绝缘层130的蒸发和蚀刻程序，在基底(其中第一金属布线层128仅形成于相对较低的拓朴区域B中)上进行，所以透孔可有小于3∶1的高宽比。
第二导电插头132，例如包括W或Al基合金，形成于透孔中。具有“Ti/TiN”堆叠结构的阻障金属层可形成于第二导电插头132下方。一例如具有“Ti/TiN”堆叠结构的粘着金属层、一例如具有Al基合金或Cu基合金的导电层、及一例如包括TiN的抗反射层形成于有导电插头132于其上的第四绝缘层130上。这些层被选择性地蚀刻，使得第四绝缘层130的预定部分表面裸露出。于是，第一金属布线层134形成于存储单元阵列区域A中，第二金属布线层136被形成于周边/逻辑电路区域B中。
形成于存储单元阵列区域A的第一金属布线层134，及形成于周边/逻辑电路区域B的第二金属布线层136，可在上述各自的上侧和下侧，包括抗反射层和粘着金属层。在抗反射层和粘着金属层形成之前，导电层优选地形成于金属布线层134，136之上和下侧。第二金属布线层136透过第二导电插头132连接到第一金属布线层128。第二导电插头132可包括例如Cu基合金、W或Al基合金。当第二导电插头126包括Cu基合金时，在透孔中的阻障金属层优选地可包括WxNy。
结果，如图6所示，第一至第三绝缘层110，114，124形成于设有一电容器(具有COB结构及/或堆叠结构)的基底100上。第一金属布线层128形成于周边/逻辑电路区域B中的第三绝缘层124，而非在存储单元区域A中。第四绝缘层130形成于有第一金属布线层于其上的第三绝缘层124。第一金属布线层134形成于存储单元阵列区域A的第四绝缘层130上。第二金属布线层136形成于周边/逻辑电路区域B中的第四绝缘层130上。
因为第一金属布线层128首先形成于周边/逻辑电路区域B(其高度低于存储单元阵列区域A)中，所以在布线层形成的光蚀期间，光刻边界可有效率地维持着。第一金属布线层128的间距因而可达到纯逻辑电路的设计原则的程度。
此外，相比于第三绝缘层124有充分厚度且通过化学机械抛磨(CMP)程度被整平而随后形成接触孔的情况，长/宽比(高宽比)可减小到4或更小。因此，本发明可防止深孔形成程序所造成的轮廓特征被破坏，因而可提高可靠度。最后，由于当第一金属布线层128仅被形成于周边区域B时，可进行形成第四绝缘层128的蒸发和整平程序，所以存储单元阵列区域A和周边/逻辑电路区域B之间的拓朴差异可以减少及/或消除。
当制造一MDL集成电路其存储单元阵列区域和逻辑电路区域之间的拓朴差异大于1.0μm时，可实施本发明使得在第一金属布线层首先形成于逻辑电路区域中之后，在存储单元阵列区域中的第一金属布线层和在逻辑电路区域中的第二金属布线层可同时形成。如此可以得到很多优点。例如，充份的光刻边界可在布线层形成期间被该程序保持，使得在逻辑电路区中的第一金属布线间距可维持纯逻辑电路的设计原则。而且，深接触孔的长/宽比(高宽比)可达到4，因而减少较大高宽比接触孔所造成的可靠度问题。最后，可得到存储单元阵列区域A和逻辑电路区域B之间的平面化情况。
图式和说明书已显示本发明典型的优选实施例，虽然其中使用了特定的字词，但是他们仅以通称和描述性的意义来使用，不作为限制目的，本发明的范围被陈述于下述的权利要求的范围中。

Claims (21)

1.一种在具有高低拓朴区域的集成电路上形成布线层的方法，该方法包括以下步骤：
在该低拓朴区域，而非该高拓朴区域上，形成一下布线层，从而在低拓扑区域和高拓扑区域之间的高低差异超过1μm的情况下，仅仅通过在低拓扑区域的该下布线层减小了该高低差异以满足光蚀期间足够的光刻边界，使得该低拓朴区域中的下布线层间距能够满足纯逻辑电路的设计规则；接着
至少在该下布线层上形成一绝缘层；然后
在上述在低拓朴区域，而非高拓朴区域上形成一下布线层的步骤中已经减小了高低差异的该低拓朴区域和该高拓朴区域上形成一上布线层。
2.如权利要求1所述的方法，其中该集成电路为一存储集成电路，其中该高拓朴区域包括一存储单元阵列区域，该低拓朴区域包括一周边电路区域，该下布线层包括第一水平高度金属布线层，该上布线层包括一在该高拓朴区域的金属布线层以及一在该低拓朴区域的金属布线层。
3.如权利要求1所述的方法，其中该集成电路为一动态随机存取存储集成电路，该高拓朴区域包括一具有多个电容器于其中的动态随机存取存储单元阵列，该低拓朴区域包括一动态随机存取存储周边电路区域，其中该下布线层包括一第一水平高度金属布线层，且该上布线层包括一在该高拓朴区域的金属布线层和一在该低拓朴区域的金属布线层。
4.如权利要求1所述的方法，其中该集成电路为一合并存储和逻辑集成电路，其中该高拓朴区域包括一存储单元阵列区域，该低拓朴区域包括一逻辑电路区域，其中该下布线层包括一第一水平高度金属布线层，该上布线层包括一在该高拓朴区域中的金属布线层和一在该低拓朴区域中的金属布线层。
5.如权利要求1所述的方法，其中该集成电路为一合并动态随机存取存储和逻辑集成电路，该高拓朴区域包括一具有多个电容器于其中的动态随机存取存储单元阵列，该低拓朴区域包括一逻辑电路区域，该下布线层包括一第一水平高度金属布线层，该上布线层包括一在该高拓朴区域金属布线层和一在该低拓朴区域的金属布线层。
6.如权利要求1所述的方法，其中在该低拓朴区域和该高拓朴区域形成一上布线层的步骤，包括有在该电连接到该下布线层的绝缘层上形成至少一导电插头的步骤。
7.如权利要求1所述的方法，其中该下布线层和该上布线层两者均包括金属。
8.一种集成电路形成的方法，包括以下步骤：
在一集成电路基底中形成多个有源和隔离区域；
在该集成电路基底上形成多个导电和绝缘层，以便在该集成电路基底上界定出高和低拓朴区域；
在该低拓朴区域而非该高拓朴区域上形成一下布线层，从而在低拓扑区域和高拓扑区域之间的高低差异超过1μm的情况下，仅仅通过在低拓扑区域的该下布线层减小了该高低差异以满足光蚀期间足够的光刻边界，使得该低拓朴区域中的下布线层间距能够满足纯逻辑电路的设计规则；然后
至少在该下布线层上形成一绝缘层；接着
在上述在低拓朴区域，而非高拓朴区域上形成一下布线层的步骤中已经减小了高低差异的该低拓朴区域和该高拓朴区域上形成一上布线层。
9.如权利要求8所述的方法，其中该集成电路为一存储集成电路，其中该高拓朴区域包括一存储单元阵列区域，该低拓朴区域包括一周边电路区域，该下布线层包括第一水平高度金属布线层，该下布线层包括一在该高拓朴区域的金属布线层以及一在该低拓朴区域的金属布线层。
10.如权利要求8所述的方法，其中该集成电路为一动态随机存取存储集成电路，该高拓朴区域包括一具有多个电容器于其中的动态随机存取存储单元阵列，该低拓朴区域包括一动态随机存取存储周边电路区域，其中该下布线层包括一第一水平高度金属布线层，且该上布线层包括一在该高拓朴区域的金属布线层和一在该低拓朴区域的金属布线层。
11.如权利要求8所述的方法，其中该集成电路为一合并存储和逻辑集成电路，其中该高拓朴区域包括一存储单元阵列区域，该低拓朴区域包括一逻辑电路区域，其中该下布线层包括一第一水平高度金属布线层，该上布线层包括一在该高拓朴区域中的金属布线层和一在该低拓朴区域中的金属布线层。
12.如权利要求8所述的方法，其中该集成电路为一合并动态随机存取存储和逻辑集成电路，该高拓朴区域包括一具有多个电容器于其中的动态随机存取存储单元阵列，该低拓朴区域包括一逻辑电路区域，该下布线层包括一第一水平高度金属布线层，该上布线层包括一在该高拓朴区域的金属布线层和一在该低拓朴区域的金属布线层。
13.如权利要求8所述的方法，其中在该低拓朴区域和该高拓朴区域形成一上布线层的步骤，包括有在该电连接到该下布线层的绝缘层上形成至少一导电插头的步骤。
14.如权利要求8所述的方法，其中该下布线层和该上布线层两者均包括金属。
15.一种集成电路，包括：
一集成电路基底；
多个有源区域和绝缘区域，其在该集成电路基底上；
多个导电和绝缘层，其在该集成电路基底上，该集成电路基底界定有高和低拓朴区域于该集成电路基底；
一下布线层，其在该低拓朴区域上，但不在该高拓朴区域上；
一上布线层，其在该低拓朴区域和该高拓朴区域上；及
一绝缘层，其在该下布线层和该上层布线层之间，
其中在低拓扑区域和高拓扑区域之间的高低差异超过1μm的情况下，仅仅通过在低拓扑区域的该下布线层减小了该高低差异以满足光蚀期间足够的光刻边界，使得该低拓朴区域中的下布线层间距能够满足纯逻辑电路的设计规则。
16.如权利要求15所述的集成电路，其中该集成电路为一存储集成电路，其中该高拓朴区域包括一存储单元阵列区域，该低拓朴区域包括一周边电路区域，该下布线层包括第一水平高度金属布线层，该上布线层包括一在该高拓朴区域的金属布线层以及一在该低拓朴区域的金属布线层。
17.如权利要求15所述的集成电路，其中该集成电路为一动态随机存取存储集成电路，该高拓朴区域包括一具有多个电容器于其中的动态随机存取存储单元阵列，该低拓朴区域包括一动态随机存取存储周边电路区域，其中该下布线层包括一第一水平高度金属布线层，且该上布线层包括一在该高拓朴区域的金属布线层和一在该低拓朴区域的金属布线层。
18.如权利要求15所述的集成电路，其中该集成电路为一合并存储和逻辑集成电路，其中该高拓朴区域包括一存储单元阵列区域，该低拓朴区域包括一逻辑电路区域，其中该下布线层包括一第一水平高度金属布线层，该上布线层包括一在该高拓朴区域中的金属布线层和一在该低拓朴区域中的金属布线层。
19.如权利要求15所述的集成电路，其中该集成电路为一合并动态随机存取存储和逻辑集成电路，该高拓朴区域包括一具有多个电容器于其中的动态随机存取存储单元阵列，该低拓朴区域包括一逻辑电路区域，该下布线层包括一第一水平高度金属布线层，该上布线层包括一在该高拓朴区域的金属布线层和一在该低拓朴区域的金属布线层。
20.如权利要求15所述的集成电路，其还包括至少一在该绝缘层上的导电插头，该绝缘层将该上布线层电连接到该下布线层。
21.如权利要求15的集成电路，其中该下布线层和该上布线层两者均包括金属。
CNB991203550A 1998-09-22 1999-09-22 在高低拓朴区域上形成布线层的方法和集成电路 Expired - Fee Related CN1229861C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR39246/98 1998-09-22
KR39246/1998 1998-09-22
KR1019980039246A KR100270963B1 (ko) 1998-09-22 1998-09-22 머지드 디램 앤 로직 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN1248791A CN1248791A (zh) 2000-03-29
CN1229861C true CN1229861C (zh) 2005-11-30

Family

ID=19551483

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991203550A Expired - Fee Related CN1229861C (zh) 1998-09-22 1999-09-22 在高低拓朴区域上形成布线层的方法和集成电路

Country Status (4)

Country Link
US (1) US6140174A (zh)
KR (1) KR100270963B1 (zh)
CN (1) CN1229861C (zh)
TW (1) TW508799B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201272B1 (en) * 1999-04-28 2001-03-13 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
KR20020080158A (ko) * 2001-04-12 2002-10-23 주식회사 하이닉스반도체 반도체 소자의 평탄화 방법
KR100386455B1 (ko) * 2001-06-30 2003-06-02 주식회사 하이닉스반도체 복합 반도체 메모리소자의 제조방법
KR100855862B1 (ko) * 2002-06-29 2008-09-01 매그나칩 반도체 유한회사 에스렘(ｓｒａｍ) 셀 및 그의 제조방법
JP2004274025A (ja) 2003-02-21 2004-09-30 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US7884030B1 (en) * 2006-04-21 2011-02-08 Advanced Micro Devices, Inc. and Spansion LLC Gap-filling with uniform properties
KR100791339B1 (ko) 2006-08-25 2008-01-03 삼성전자주식회사 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법
KR100960443B1 (ko) * 2008-03-18 2010-05-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8283713B2 (en) * 2010-06-02 2012-10-09 Lsi Corporation Logic-based eDRAM using local interconnects to reduce impact of extension contact parasitics

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0834304B2 (ja) * 1990-09-20 1996-03-29 富士通株式会社 半導体装置およびその製造方法
KR100249268B1 (ko) * 1990-11-30 2000-03-15 가나이 쓰도무 반도체 기억회로장치와 그 제조방법
JPH0855968A (ja) * 1994-08-10 1996-02-27 Hitachi Ltd 半導体集積回路装置の製造方法
JPH0955425A (ja) * 1995-08-10 1997-02-25 Mitsubishi Electric Corp 多層Ａｌ配線構造を有する半導体装置およびその製造方法
JPH0992717A (ja) * 1995-09-21 1997-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3344615B2 (ja) * 1995-12-12 2002-11-11 ソニー株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
TW508799B (en) 2002-11-01
KR20000020577A (ko) 2000-04-15
KR100270963B1 (ko) 2000-11-01
CN1248791A (zh) 2000-03-29
US6140174A (en) 2000-10-31

Similar Documents

Publication Publication Date Title
CN1159760C (zh) 制造高密度半导体存储器件的方法
CN1103123C (zh) 引入堆叠箱式电容单元的数兆位动态存储器的劈开－多晶硅cmos工艺
CN1518100A (zh) 半导体器件及其制造方法
CN100347808C (zh) 金属容器结构的平面化
CN1610122A (zh) 半导体装置及其制造方法
CN1209657A (zh) 半导体器件及其制造方法
EP0414227A1 (en) Dynamic random access memory device having rampart structure outside memory cell array
CN1317769C (zh) 半导体存储器件及其制造方法
CN1229861C (zh) 在高低拓朴区域上形成布线层的方法和集成电路
CN1190790A (zh) 半导体基片和制造半导体器件的方法
CN1761063A (zh) 动态随机存取存储器的结构
CN1507034A (zh) 用于制造具有在位线方向延伸的接触体的半导体器件的方法
CN1126176C (zh) 半导体存储器件
CN1870248A (zh) 用于半导体存储单元的有隔离环的沟槽电容器的制造方法
CN1104054C (zh) 半导体存储器件及其制造方法
CN1097311C (zh) 半导体装置的制造方法和半导体装置
CN1137518C (zh) 半导体存储器件及其制造方法
CN1202569C (zh) 在铜镶嵌制程中形成金属－绝缘－金属型(mim)电容器的方法
CN1309041C (zh) 内存组件的位线与位线接触窗的制造方法
CN1144291C (zh) 半导体集成电路器件以及制造该器件的方法
CN1236974A (zh) 用两个腐蚀图形制造半导体存储器件的方法
CN1288758C (zh) 具有形成于脊上的选择性晶体管的集成半导体存储器
CN1160793C (zh) 具有“埋置的极板式电极”的集成半导体存储器装置
CN1303694C (zh) 动态随机存取存储单元及其制造方法
CN1165997C (zh) 具有至少一个电容的集成电路及其制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20051130

Termination date: 20120922