CN1317769C - 半导体存储器件及其制造方法 - Google Patents
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Abstract
一种半导体存储器件包括在半导体衬底上平行排列的多个位线结构，并具有多个位线和围绕位线的绝缘材料，形成在位线结构之间的空间部分的隔离层，以限定预定的有源区，并与位线结构具有基本相同的高度，半导体层形成在由位线结构和隔离层围绕的预定的有源区中，并与位线结构和隔离层具有基本相同的高度，在位线结构、隔离层和半导体层上平行排列多个字线结构，并包括多个字线和围绕字线的绝缘材料，并且在字线结构两侧的硅层上形成源极和漏极区。
Description
相关申请的交叉引用
本申请要求2002年5月17日申请的韩国专利申请No.2002-27441的优先权，在这里全部引入作为参考。
技术领域
本发明涉及半导体存储器件，更具体的，涉及具有位线的半导体存储器件及其制造方法。
背景技术
动态随机访问存储器(DRAM)的驱动能力由电容器的容量决定。但是，随着半导体器件的集成度变高，在器件中用来形成电容器的面积变小，由此难以获得所需的电容值。这是因为电容器的容量与电容器电极的表面积成正比。因此，作出了很多努力通过增加有效的表面积来增加容量。
沿着这个趋势，开发制造技术来增加存储节点电极的高度，以增加其有效表面积。例如，形成高于1μm的凹面或圆柱形的存储节点电极。
但是，通过增加电容器的高度来确保电容量的技术有其自身的限制。例如，如果增加电容器的高度，往往导致电容器宽高比的增加。此外，能够破坏电容器的电极或导致相邻电容器之间的桥接。
此外，引入位线结构上的电容器(COB)来代替位线结构下的电容器(CUB)，以保证更大的电容器面积。更具体的，CUB具有先形成电容器然后在电容器上形成位线的结构。在CUB结构中，因为在较大高度的电容器上形成位线，所以可能发生短路。因此，存在对增加电容器高度的限制。由此，目前可用的DRAM采用在字线上依次形成位线和电容器的COB结构。
在COB结构中的电容器包括在位线之间的存储节点接触焊盘，用来将MOS晶体管的源极(或连接到源极的连接焊盘)连接到存储节点电极。如果半导体器件的集成度增加，则位线和存储节点接触焊盘之间的距离将减小。这导致不能保证位线和存储节点接触焊盘之间的绝缘的问题，并且任何图形未对准将导致位线和存储节点接触焊盘之间的短路。
发明内容
根据本发明的一个实施例，一种半导体存储器件包括半导体衬底和在衬底上平行排列的多个位线结构。位线结构包括多个位线和围绕位线的绝缘材料。半导体器件还包括形成在位线结构之间的空间中的预定部分的隔离层，以限定预定的有源区。隔离层具有与位线结构基本相同的高度。例如硅层等半导体层形成在由位线结构和隔离层围绕的预定的有源区中。半导体层具有与位线结构和隔离层基本相同的高度。在位线结构、隔离层和硅层上平行排列多个字线结构。字线结构包括多个字线和围绕字线的绝缘材料。在字线结构两侧的硅层上形成源极和漏极区。
根据本发明的另一个实施例，半导体存储器件包括半导体衬底和在衬底上平行排列的多个位线结构。位线结构包括多个位线和围绕位线的绝缘材料。在位线结构之间的空间中的预定部分形成隔离层，以限定预定的有源区。在由位线结构和隔离层围绕的预定的有源区中形成单晶外延硅层。单晶外延硅层具有与位线结构和隔离层基本相同的高度。半导体层具有与位线结构和隔离层基本相同的高度。在位线结构、隔离层和硅层上平行排列多个字线结构，并包括多个字线和围绕字线的绝缘材料。在字线结构两侧的单晶外延硅层上形成源极和漏极区。在字线结构之上形成第一层间绝缘层。第一层间绝缘层包括接触源极区的第一接触焊盘以及接触漏极区和位线的第二接触焊盘。在第一层间绝缘层上形成第二层间绝缘层。第二层间绝缘层包括连接到第一接触焊盘的存储节点接触焊盘。在第二层间绝缘层上形成存储节点电容器并接触存储节点接触焊盘。
根据本发明的又一个实施例，提供一种半导体存储器件的制造方法，该方法包括：在半导体衬底上形成多个平行排列的位线；在位线结构之间的空间中的预定部分形成隔离层，以限定预定的有源区；在由位线结构和隔离层围绕的预定的有源区中形成例如硅层等半导体层；在位线结构、隔离层和硅层上形成平行排列的多个字线结构；并在字线结构两侧的硅层上形成源极和漏极区。
根据本发明的再一个实施例，提供一种半导体存储器件的制造方法，该方法包括：形成包括多个位线并在半导体衬底上平行排列的多个位线结构；在位线结构之间的预定部分形成隔离层，以限定预定的有源区；在由位线结构和隔离层围绕的半导体衬底的预定有源区中外延生长例如硅等半导体材料到位线结构和隔离层的高度；形成包括多个字线的多个字线结构，并在位线结构、隔离层和硅层上平行排列；在字线结构两侧的硅层上形成源极和漏极区；在字线结构之上形成第一层间绝缘层；在第一层间绝缘层中形成接触源极区的第一接触焊盘以及接触漏极区和位线的第二接触焊盘；在第一层间绝缘层上形成第二层间绝缘层；形成连接到第一接触焊盘的存储节点接触焊盘；在第二层间绝缘层上形成存储节点电容器并接触存储节点接触焊盘。
附图说明
通过参考附图详细介绍示例性的实施例，本发明的目的和优点间变得更加显而易见，其中：
图1到6用于介绍根据本发明的实施例的半导体存储器件的制造工艺的透视图；
图7到12是对应于图1到6的平面图；以及
图13示出了根据本发明的实施例的半导体存储器件的剖面图。
具体实施方式
下面将参考附图更充分地介绍本发明，其中还示出了本发明的优选实施例。但是，本发明可以采用许多不同的方式来实施，并且结构不应当被这里所述的实施例所限定。而且，提供这些实施例是为了用本公开彻底的、完全的和全面的向本领域的技术人员传达本发明的概念。在附图中，为了表示清楚夸大了层和区的厚度。在不同的附图中相同的参考数字表示相同的元件，并且为了简单不再重复介绍。还应当理解，当一个层表示为在另一个层或衬底“上”时，它可以直接在另一个层或衬底上，也可以表示插入层。
参考图1和7，半导体存储器件的半导体衬底100包括所示的单元区和外围电路区。半导体衬底100可以是硅衬底。但是，也可以采用其它合适的半导体衬底。然而，在附图中，只显示出了半导体衬底100的单元区。
在半导体衬底100上形成用于形成位线的导电层(下文中称作位线导电层)105和保护绝缘层107。在形成位线导电层105之前，还可以形成额外的缓冲绝缘层(未示出)。位线导电层105可以是，例如，钨金属、金属硅化物或掺杂的多晶硅层。这里，沉积的位线导电层105的厚度最好比要形成的隔离层(未示出)的厚度厚，例如，大约0.25μm。
最好形成保护绝缘层107的材料相对于要用作层间绝缘膜的二氧化硅层可以选择蚀刻。例如，保护绝缘层107可以是氮化硅层。以位线的形状构图保护绝缘层107和位线导电层105。如果在位线导电层105下形成缓冲绝缘层(未示出)，则保护绝缘层107、位线导电层105以及缓冲绝缘层都要被蚀刻。在蚀刻保护绝缘层107和位线导电层105之后，在半导体衬底100上放置用于形成间隔层109的绝缘层。通过各向异性蚀刻绝缘层形成间隔层109。
最好用与保护绝缘层107相同的材料形成间隔层109。这里，位线导电层105、保护绝缘层107和间隔层109总称为位线结构110。多个位线结构110以固定的间隔互相平行排列。
如图2和8所示，沉积绝缘层115填充位线结构110之间的空间。绝缘层115可以是二氧化硅层。接下来，通过，例如，化学机械抛光(CMP)平面化绝缘层115，直到暴露出位线结构110的表面。因此，绝缘层115填满位线结构110之间的空间。
接下来，通过蚀刻绝缘层115的一部分形成隔离层120，以限定预定的有源区125，如图3和9所示。因此，得到由位线结构110和隔离层120围绕的空间，并成为预定有源区125。这里，所形成的隔离层120使在每行中的预定有源区125与在另一行中的另一个预定有源区125交错排列，并与位线结构110具有相同的高度。
参考图4和10，通过在半导体衬底100的预定有源区125中选择性的外延生长优选形成例如硅层的半导体层，以形成有源区130。如上所述，有源区130的行互相交错形成。此外，有源区130由绝缘层107(图2)、间隔层109(图2)和隔离层120围绕，由此与位线导电层105电隔离。通过生长半导体衬底100到与位线结构110(或隔离层120)基本等高而得到有源区130。
在上述实施例中，在半导体衬底100上形成位线结构110，在位线结构110的两侧形成外延硅层(有源区130)。因为外延层由与半导体衬底100相同的材料形成，所以位线结构110可以埋在半导体衬底100中。由此，可以用具有位于衬底100中的上述结构来描述位线结构110。
然后，如图5和11所示，在所得到的包括位线结构110、隔离层120和有源区130的结构之上形成字线结构140。字线结构140的行以固定的间隔与位线结构110的行交错排列。例如，在单个有源区130中放置一对字线结构140。这里，每个字线结构140包括在所得到的包括位线结构110之上形成的栅极绝缘层141、在栅极绝缘层141之上形成的字线143、在字线143之上形成的硬掩模层145以及形成在字线143和栅极绝缘层141的侧壁上的字线间隔层147。此外，即使字线结构140与位线结构110接触，字线143和位线(位线导电层)105也被位线结构110上表面上的保护绝缘层107(图2)互相绝缘。
参考图6和12，通过在字线结构140的两侧的有源区130中注入掺杂剂限定源极区145a和漏极区145b。具体的，只考虑相邻的一对字线结构140，在一对字线结构140外侧的有源区130中形成源极区145a，在字线结构140之间的有源区130中形成漏极145b。在所得到的结构上形成层间绝缘层150。然后，通过，例如，CMP平面化层间绝缘层150，直到暴露出字线结构140的表面，并填充字线结构140之间的空间。作为选择，可以省略CMP工艺。
然后，通过构图层间绝缘层150形成存储节点接触孔155和位线接触孔160，暴露出源极区145a和漏极区145b。这里，存储节点接触孔155暴露出源极区145a，位线接触孔160暴露出在位线结构110中的位线导电层105和漏极区145b。
如果通过同时蚀刻层间绝缘层150和保护绝缘层107来形成存储节点接触孔155和位线接触孔160，则可能出现构图错位。为了防止该问题，根据本发明的实施例，在沉积层间绝缘层150之前，去掉一部分用于保护在其中形成位线接触孔160的位线结构110的保护绝缘层107。然后，在所得到的结构上沉积层间绝缘层150并部分蚀刻，从而形成暴露出源极区145a的存储节点接触孔155和暴露出漏极区145b和位线导电层105的位线接触孔160。
当形成存储节点接触孔155和位线接触孔160时，只蚀刻层间绝缘层150。因此，即使由于错位存储节点接触孔155部分延伸进入位线结构110的区域，也不会产生短路问题。
接着，通过用导电材料填充存储节点接触孔155和位线接触孔160形成存储节点接触焊盘(未示出)和位线接触焊盘(未示出)，从而完成存储节点电容器(未示出)。
图13是用上述方法形成的半导体存储器件的剖面图，包括存储节点接触孔155和位线接触孔160。
如图13所示，半导体衬底100包括位线结构110、隔离层120和有源区130。如上所述，每个位线结构110包括位线导电层105、保护绝缘层107和间隔层109(图9)。在位线结构110之间的空间中形成隔离层120。有源区130由位线结构110和隔离层120围绕，并且可以是外延层，并与位线结构110电绝缘。
然后，字线结构140以与平面图中所述的相同或类似的方式排列。每个字线结构140包括栅极绝缘层141、字线143、硬掩模层145和字线间隔层147。接着，在字线结构140两侧的有源区130中形成源极区145a和漏极区145b(图13)，在形成字线结构140的半导体衬底100上形成层间绝缘层150。这里，可以通过，例如，CMP平面化层间绝缘层150，以暴露出字线结构140的表面。在层间绝缘层150中，形成暴露出源极区145a的存储节点接触孔155和暴露出漏极区145b和位线105的位线接触孔160(图12)。
如上所述，在形成层间绝缘层150之前最好去掉保护绝缘层107的预定部分。在形成层间绝缘层150之后，蚀刻层间绝缘层150的预定部分，以形成位线接触孔160。
形成与第一层间绝缘层150的高度基本相同的第一接触焊盘165a和第二接触焊盘165b，以填充存储节点接触孔155和位线接触孔160。这里，第一接触焊盘165a接触源极区145a，第二接触焊盘165b接触漏极区145b和暴露的位线导电层105。然后，在包括第一和第二接触焊盘165a和165b的层间绝缘层150上形成第二层间绝缘层175。第二层间绝缘层175包括接触第一接触焊盘165a的存储接触焊盘180。在上层间绝缘层175的下面形成蚀刻终止层170。此外，蚀刻终止层170也可以形成在上层间绝缘层175上。
在上层间绝缘层175上形成存储节点电极185。所形成的存储节点电极185以例如叠层、凹面或柱面的形式接触存储接触焊盘180。通过依次在存储节点电极185上形成介质层190和电镀电极195来形成电容器200。然后，在所得到的包括电容器200的结构上形成第三层间绝缘层210。随后，可以平面化第三层间绝缘层210。第三层间绝缘层210包括接触电镀电极195的接触塞215a、接触位线导电层105的接触塞215b和接触选择字线143的接触塞215c。在第三层间绝缘层210上，形成构图的金属互联层220，分别接触接触塞215a、215b和215c。
根据本发明的实施例，位线结构110排列在字线结构140下面，换句话说，与隔离层120在同一个平面。
此外，存储节点接触焊盘180和存储节点电极185形成在字线结构140上，并且在位线结构110之间不存在存储节点接触焊盘180。由此，能够确保绝缘并防止位线结构110和存储节点接触焊盘180之间的短路。
此外，因为位线结构110形成在字线结构140下面，所以能够用位线结构110的高度补充存储节点电极185的高度。因此，存储节点电极185实际上延伸到了下部。由此，即使没有改变存储节点电极185的高度，也增加了存储容量。
如上述详细介绍，根据本发明的一个方面，位线结构形成在字线结构下面，换句话说，埋在衬底中。因此，能够用位线结构的高度补充存储节点电极的高度。此外，容易确保位线结构和存储节点接触焊盘之间的绝缘。
虽然参考优选实施例详细介绍了本发明，但是本发明并不限于上述实施例，并且本领域的技术人员应当理解，可以不脱离本发明的精神和范围进行各种形式和细节的改变。
Claims (28)
1.一种半导体存储器件，包括：
半导体衬底；
在半导体衬底上平行排列的多个位线结构，每个位线结构包括位线和围绕位线的绝缘材料；
形成在位线结构之间的空间中的隔离层，以限定预定的有源区；
在由位线结构和隔离层围绕的预定的有源区中形成半导体层，半导体层具有与位线结构相同的高度；
在位线结构、隔离层和半导体层上平行排列多个字线结构，字线结构包括多个字线和围绕字线的绝缘材料；以及
在字线结构两侧的半导体层中形成的源极区和漏极区。
2.根据权利要求1的半导体存储器件，其中多个位线结构包括：
由导电层形成的多个位线；
形成在位线顶上的保护绝缘层；以及
形成在位线和保护绝缘层侧壁上的间隔。
3.根据权利要求1的半导体存储器件，其中半导体层为单晶外延层。
4.根据权利要求1的半导体存储器件，其中多个字线结构包括：
栅极绝缘层；
由栅极绝缘层上的导电层形成的字线；
在字线上形成的硬掩模层；以及
在硬掩模层和字线的侧壁上形成的字线间隔层。
5.根据权利要求1的半导体存储器件，其中多个字线结构垂直于多个位线结构排列。
6.根据权利要求2的半导体存储器件，还包括：
形成在字线结构之上的第一层间绝缘层；
在第一层间绝缘层中形成的并接触源极区的第一接触焊盘；
在第一层间绝缘层中形成的并接触漏极区和位线的第二接触焊盘；
在第一层间绝缘层上形成的第二层间绝缘层；
在第二层间绝缘层中形成的并连接第一接触焊盘的存储节点接触焊盘；以及
在第二层间绝缘层顶上形成的并接触存储节点接触焊盘的存储节点电容器。
7.根据权利要求6的半导体存储器件，其中第一层间绝缘层的蚀刻选择性与保护绝缘层不同。
8.一种半导体存储器件，包括：
半导体衬底；
在半导体衬底上平行排列的多个位线结构，包括多个位线和围绕位线的绝缘材料；
在位线之间的空间中形成隔离层，以限定预定的有源区并与位线结构具有相同的高度；
在由位线结构和隔离层围绕的预定的有源区中形成单晶外延硅层，单晶外延硅层与位线结构和隔离层具有相同的高度；
在位线结构、隔离层和硅层上平行排列多个字线结构，字线结构包括多个字线和围绕字线的绝缘材料；
在字线结构两侧的单晶外延硅层上形成源极区和漏极区；
在字线结构之上形成第一层间绝缘层，第一层间绝缘层包括接触源极区的第一接触焊盘以及接触漏极区和位线的第二接触焊盘；
在第一层间绝缘层上形成第二层间绝缘层，并包括连接到第一接触焊盘的存储节点接触焊盘；以及
在第二层间绝缘层上形成存储节点电容器并接触存储节点接触焊盘。
9.根据权利要求8的半导体存储器件，其中多个位线结构包括：
由导电层形成的多个位线；
形成在位线上的保护绝缘层；以及
形成在位线和保护绝缘层侧壁上的间隔层。
10.根据权利要求8的半导体存储器件，其中多个字线结构包括：
栅极绝缘层；
由栅极绝缘层上的导电层形成的字线；
在字线上形成的硬掩模层；以及
在硬掩模层和字线的侧壁上形成的字线间隔层。
11.根据权利要求8的半导体存储器件，其中多个字线结构垂直于多个位线结构排列。
12.根据权利要求9的半导体存储器件，其中第一层间绝缘层的蚀刻选择性与保护绝缘层不同。
13.一种半导体存储器件的制造方法，该方法包括：
在半导体衬底上形成平行排列的多个位线结构；
在位线结构之间的预定部分形成隔离层，以限定预定的有源区；
在由位线结构和隔离层围绕的预定的有源区中形成半导体层；
在位线结构、隔离层和半导体层上形成平行排列的多个字线结构；以及
在字线结构两侧的半导体层上形成源极区和漏极区。
14.根据权利要求13的方法，其中形成位线结构包括：
在半导体衬底上形成用作位线的导电层；
在导电层上形成保护绝缘层；
构图保护绝缘层和导电层，以限定位线；以及
在位线和保护绝缘层的侧壁上形成间隔层。
15.根据权利要求13的方法，其中形成隔离层包括：
形成填充位线结构之间的空间的氧化层；
平面化氧化层，直到暴露出位线结构的表面；
蚀刻部分氧化层，并暴露出对应于预定有源区的半导体衬底的区域。
16.根据权利要求13的方法，其中形成半导体层包括在半导体衬底中的预定有源区上外延生长半导体材料到隔离层和位线结构的高度。
17.根据权利要求13的方法，其中形成字线结构包括：
在位线结构、隔离层和半导体层上形成栅极绝缘层；
在栅极绝缘层上形成用作字线的导电层；
在导电层上形成硬掩模层；
构图硬掩模层、用作字线的导电层和栅极绝缘层；以及
在构图的硬掩模层、构图的导电层和构图的栅极绝缘层的侧壁上形成字线间隔层。
18.根据权利要求14的方法，还包括：
在字线结构之上形成第一层间绝缘层；
形成在第一层间绝缘层中并接触源极区的第一接触焊盘以及在第一层间绝缘层中并接触漏极区和位线的第二接触焊盘；
在第一层间绝缘层上形成第二层间绝缘层；
在第二层间绝缘层中形成连接到第一接触焊盘的存储节点接触焊盘；以及
在第二层间绝缘层上形成连接到存储节点接触焊盘的存储节点电容器。
19.根据权利要求18的方法，其中形成第一和第二接触焊盘包括：
蚀刻第一层间绝缘层的一部分，以形成暴露出源极区的第一接触孔和暴露出漏极区和位线的第二接触孔；
形成填充第一和第二接触孔的导电层；以及
平面化导电层。
20.根据权利要求19的方法，还包括在蚀刻第一层间绝缘层的一部分之前蚀刻位线结构的保护绝缘层的一部分，以暴露出它的一部分。
21.根据权利要求18的方法，其中第一层间绝缘层由与保护绝缘层具有不同蚀刻选择性的材料形成。
22.一种半导体存储器件的制造方法，该方法包括：
形成包括多个位线并在半导体衬底上平行排列的多个位线结构；
在位线结构之间形成隔离层，以限定预定的有源区；
在由位线结构和隔离层围绕的预定有源区中外延生长硅层到位线结构和隔离层的高度；
形成包括多个字线并在位线结构、隔离层和硅层上平行排列的多个字线结构；
在字线结构两侧的硅层上形成源极和漏极区；
在形成字线结构的硅层上形成第一层间绝缘层；
在第一层间绝缘层中形成接触源极区的第一接触焊盘以及接触漏极区和位线的第二接触焊盘；
在第一层间绝缘层上形成第二层间绝缘层；
形成连接到第一接触焊盘的存储节点接触焊盘；以及
在第二层间绝缘层上形成存储节点电容器并接触存储节点接触焊盘。
23.根据权利要求22的方法，其中形成多个位线结构包括：
在硅衬底上形成用作位线的导电层；
在导电层上形成保护绝缘层；
构图保护绝缘层和导电层，以限定位线；以及
在位线和构图的保护绝缘层的侧壁上形成间隔层。
24.根据权利要求22的方法，其中形成隔离层包括：
形成填充位线结构之间的空间的氧化层；
平面化氧化层，直到暴露出位线结构的表面；
蚀刻部分氧化层，并暴露出对应于预定有源区的硅衬底的区域。
25.根据权利要求22的方法，其中形成多个字线结构包括：
在位线结构、隔离层和硅层上形成栅极绝缘层；
在栅极绝缘层上形成用作字线的导电层；
在导电层上形成硬掩模层；
构图硬掩模层、导电层和栅极绝缘层，以限定字线；以及
在构图的硬掩模层和字线的侧壁上形成字线间隔层。
26.根据权利要求22的方法，其中形成第一和第二接触焊盘包括：
蚀刻第一层间绝缘层的一部分，以形成暴露出源极区的第一接触孔和暴露出漏极区和位线的第二接触孔；
形成填充第一和第二接触孔的导电层；以及
平面化导电层。
27.根据权利要求23的方法，还包括在蚀刻第一层间绝缘层的一部分之前蚀刻要暴露的位线结构的保护绝缘层的一部分。
28.根据权利要求23的方法，其中第一层间绝缘层由与保护绝缘层具有不同蚀刻选择性的材料形成。
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|---|---|---|---|---|
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| US20080121982A1 (en) * | 2006-08-17 | 2008-05-29 | Hocine Boubekeur | Semiconductor structure, semiconductor memory device and method of manufacturing the same |
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| JP2008166437A (ja) * | 2006-12-27 | 2008-07-17 | Spansion Llc | 半導体装置、その制御方法およびその製造方法 |
| US8362615B2 (en) * | 2007-08-29 | 2013-01-29 | Macronix International Co., Ltd. | Memory and manufacturing method thereof |
| KR101416318B1 (ko) * | 2008-01-15 | 2014-07-09 | 삼성전자주식회사 | 소자 분리 공정을 포함하는 반도체 장치의 제조방법 |
| EP2286472B1 (de) * | 2008-06-02 | 2013-11-13 | Leibniz-Institut für Festkörper- und Werkstoffforschung Dresden e.V. | Bauelement aus einem ferromagnetischen formgedächtnismaterial und desssen verwendung |
| TWI497695B (zh) * | 2011-05-27 | 2015-08-21 | Winbond Electronics Corp | 動態隨機存取記憶體及其製造方法 |
| US8994084B2 (en) * | 2011-08-30 | 2015-03-31 | Winbond Electronics Corp. | Dynamic random access memory and method for fabricating the same |
| KR102001417B1 (ko) * | 2012-10-23 | 2019-07-19 | 삼성전자주식회사 | 반도체 장치 |
| JP6549074B2 (ja) | 2016-09-28 | 2019-07-24 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置およびプログラム |
| CN109003938A (zh) * | 2018-07-26 | 2018-12-14 | 长鑫存储技术有限公司 | 半导体接触结构、存储器结构及其制备方法 |
| CN110797340B (zh) * | 2018-08-03 | 2024-06-11 | 长鑫存储技术有限公司 | 半导体存储器 |
| CN108933136B (zh) * | 2018-08-22 | 2023-09-26 | 长鑫存储技术有限公司 | 半导体结构、存储器结构及其制备方法 |
| JP7414411B2 (ja) * | 2019-06-14 | 2024-01-16 | キオクシア株式会社 | 半導体記憶装置 |
| CN112736036B (zh) * | 2019-10-14 | 2024-10-18 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| US11538862B2 (en) * | 2020-06-18 | 2022-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional memory device and manufacturing method thereof |
| CN114496926A (zh) | 2020-10-23 | 2022-05-13 | 长鑫存储技术有限公司 | 半导体结构制作方法及半导体结构 |
| CN114664743B (zh) * | 2020-12-23 | 2024-07-23 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN115132665A (zh) * | 2021-03-25 | 2022-09-30 | 长鑫存储技术有限公司 | 一种半导体存储装置及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1056946A (zh) * | 1990-05-31 | 1991-12-11 | 三星电子株式会社 | 有叠层式电容器单元的半导体存储器件及制法 |
| US6228700B1 (en) * | 1999-09-03 | 2001-05-08 | United Microelectronics Corp. | Method for manufacturing dynamic random access memory |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3672853A (en) * | 1968-04-22 | 1972-06-27 | Shell Oil Co | Preparation of a liquid fuel for a pressure-type atomizer |
| US4405445A (en) * | 1981-08-24 | 1983-09-20 | Ashland Oil, Inc. | Homogenization of water and reduced crude for catalytic cracking |
| US4483765A (en) * | 1983-06-27 | 1984-11-20 | Nalco Chemical Company | Oil-dispersible antimony oxide sol dispersed as an oil in water emulsion into a cracking feed |
| US5306418A (en) * | 1991-12-13 | 1994-04-26 | Mobil Oil Corporation | Heavy hydrocarbon feed atomization |
| KR960003771B1 (ko) * | 1992-08-08 | 1996-03-22 | 삼성전자주식회사 | 반도체 메모리장치 |
| JP3493986B2 (ja) | 1997-12-03 | 2004-02-03 | 日産自動車株式会社 | ディーゼルエンジンのシリンダ吸入ガス温度算出装置及びｅｇｒ制御装置 |
| DE19805712A1 (de) * | 1998-02-12 | 1999-08-26 | Siemens Ag | Speicherzellenanordnung und entsprechendes Herstellungsverfahren |
| US6368367B1 (en) * | 1999-07-07 | 2002-04-09 | The Lubrizol Corporation | Process and apparatus for making aqueous hydrocarbon fuel compositions, and aqueous hydrocarbon fuel composition |
| KR20000044673A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 메모리소자의 제조방법 |
| KR100333360B1 (ko) * | 1999-07-29 | 2002-04-18 | 박종섭 | 반도체장치의 제조방법 |
| KR100546302B1 (ko) * | 1999-12-14 | 2006-01-26 | 삼성전자주식회사 | 중첩 마진이 개선된 반도체 장치 및 그 제조 방법 |
| KR20010063426A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자 및 그 제조 방법 |
| TW447118B (en) * | 2000-01-18 | 2001-07-21 | Nanya Technology Corp | DRAM cell array and the manufacturing method thereof |
| KR100391988B1 (ko) * | 2001-02-09 | 2003-07-22 | 삼성전자주식회사 | 디램 셀 및 그 제조방법 |
| US6784053B2 (en) * | 2001-07-16 | 2004-08-31 | Macronix International Co., Ltd. | Method for preventing bit line to bit line leakage in memory cell |
-
2002
- 2002-05-17 KR KR10-2002-0027441A patent/KR100475075B1/ko active IP Right Grant
-
2003
- 2003-04-29 US US10/426,153 patent/US6903404B2/en not_active Expired - Lifetime
- 2003-05-07 JP JP2003129386A patent/JP4445212B2/ja not_active Expired - Fee Related
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-
2005
- 2005-04-18 US US11/108,929 patent/US7282405B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1056946A (zh) * | 1990-05-31 | 1991-12-11 | 三星电子株式会社 | 有叠层式电容器单元的半导体存储器件及制法 |
| US6228700B1 (en) * | 1999-09-03 | 2001-05-08 | United Microelectronics Corp. | Method for manufacturing dynamic random access memory |
Also Published As
| Publication number | Publication date |
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