CN101064283A - 半导体器件的制造方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括：在衬底上形成第一层间绝缘层，其中形成多个第一接触孔；在第一层间绝缘层上形成导电层，以填充第一接触孔；蚀刻导电层使得第一层间绝缘层的表面高于导电层的表面，由此形成多个填充第一接触孔的接触塞；和形成蚀刻停止层，其在接触塞表面上的厚度大于在第一层间绝缘层表面上的厚度。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法，更具体涉及动态随机存取存储器(DRAM)中具有位线上电容器(COB)结构的电容器的制造方法。
背景技术
具有高电容和能够自由输入输出数据的动态随机存取存储器(DRAM)已经被广泛用作半导体存储器件。DRAM器件包括以电荷形式存储数据的存储单元区和输入输出数据的周边电路区。存储单元区由多个单位单元(unit cell)组成，每一个单位单元包括存取晶体管和存储电容器。
近来，随着半导体器件的集成规模增加，每个单位单元的尺寸缩小，结果电容器的尺寸也缩小。因此，制造尺寸缩小的具有高电容的电容器的研究已经变得非常重要。作为研究的一部分，已经开发了提高电容器的存储电容而不增加产生电容器的水平面积的技术。
例如，在位线形成前形成电容器的位线下电容器(CUB)结构变成在位线形成后形成电容器的位线上电容器(COB)结构。与CUB结构相反，由于COB结构在位线形成之后形成电容器，因而形成电容器可以不考虑位线加工裕度。因此，COB结构提供在有限面积内增加电容器的存储电容的优点。
图1A-1C是示出具有典型位线上电容器(COB)结构的电容器制造方法的截面图。
如图1A所示，在衬底10中形成多个场氧化物层11以隔离器件，随后在衬底10上形成第一层间绝缘层12。在形成第一层间绝缘层12之前，如众所周知的那样，形成包括字线(未示出)的晶体管。
在第一层间绝缘层12中形成多个沉陷塞13。之后，在包括沉陷塞13的第一层间绝缘层12的上部上形成多个位线15。每个位线15通过顺序堆叠位线导电层14和位线硬掩模15而形成。在位线侧壁17上形成多个位线隔离层(spacer)18。
在以上所得结构上形成第二层间绝缘层19，直至充分填充位线17之间的空隙。之后，选择性蚀刻第二层间绝缘层19，以形成多个存储节点接触孔(未示出)，从而暴露位线17之间的沉陷塞13表面。
用导电层填充存储节点接触孔，随后实施回蚀刻过程，直至暴露出已被蚀刻的第二层间绝缘层19的表面。结果，多个存储节点接触塞20被填充在存储节点接触孔中。利用约1份层间绝缘层材料比约1份存储节点接触塞材料的蚀刻选择性来实施回蚀刻过程。由于回蚀刻过程，因而可以实现存储节点接触塞20的平坦化，而不导致存储节点接触塞20的上表面和已被蚀刻的第二层间绝缘层19的上表面之间的高度差。
如图1B所示，在已被蚀刻的第二层间绝缘层19和存储节点接触塞20上顺序形成蚀刻停止层21和第三层间绝缘层22。蚀刻停止层21包括氮化物基材料。接着，在第三层间绝缘层22上形成单独的硬掩模图案23。硬掩模图案23通常包括氮化物基层或多晶硅。在此，硬掩模图案23包括与存储节点接触塞20相同的材料，例如多晶硅。
利用硬掩模图案23实施蚀刻过程以蚀刻第三层间绝缘层22的预定部分。蚀刻过程停止在蚀刻停止层21的上部。
如图1C所示，实施单独的蚀刻过程以移除硬掩模图案23(参见图1B)。在实施移除硬掩模图案23的蚀刻过程期间，由于存储节点接触塞20上方的蚀刻停止层21的厚度非常小，因此可以在移除硬掩模图案23的同时移除存储节点接触塞20上方的蚀刻停止层21的预定部分。结果，存储节点接触塞20的表面可被暴露，并且以附图标记“A”表示的存储节点接触塞20的暴露部分可能受损。
因为硬掩模图案23包括与存储节点接触塞20相同的材料，因而在移除硬掩模图案23的同时，也可很容易地移除存储节点接触塞20。因此，存储节点接触塞20的表面可能容易受损。存储节点接触塞20表面上以附图标记“A”表示的受损部分可在后续将形成的电容器底电极和介电层的形成期间引起沉积缺陷。因此，沉积缺陷可降低产品的成品率，这是由于电容器性能劣化和位线17之间的电短路所致。
发明内容
因此，本发明的一个目的是提供一种制造半导体器件的方法，该方法可以在移除硬掩模图案的过程中减少对存储节点接触塞表面的损伤，由此改善器件的工作性能，其中所述硬掩模图案用于蚀刻用于存储节点的层间绝缘层。
根据本发明的一方面，提供一种制造半导体器件的方法，包括：在衬底上形成第一层间绝缘层，其中形成多个第一接触孔；在第一层间绝缘层上形成导电层，以填充第一接触孔；蚀刻导电层使得第一层间绝缘层的表面高于导电层的表面，由此形成多个填充第一接触孔的接触塞；和形成蚀刻停止层，其在接触塞表面上的厚度大于在第一层间绝缘层表面上的厚度。
根据本发明的另一方面，提供一种制造半导体器件的方法，包括：提供衬底，其中形成字线、沉陷塞和位线；形成覆盖位线的第一层间绝缘层；蚀刻第一层间绝缘层，暴露沉陷塞的上表面，以形成多个第一接触孔；在第一层间绝缘层上形成导电层，以填充第一接触孔；蚀刻导电层使得第一层间绝缘层的表面高于导电层的表面，由此形成多个填充第一接触孔的存储节点接触塞；形成蚀刻停止层，其在第一绝缘层上的厚度大于在存储节点接触塞上的厚度；在蚀刻停止层上形成第二层间绝缘层；在第二层间绝缘层上形成硬掩模图案；利用硬掩模图案通过实施蚀刻过程来蚀刻第二层间绝缘层以形成暴露蚀刻停止层的多个第二接触孔；移除硬掩模图案；移除保留在存储节点接触塞上的蚀刻停止层，以暴露存储节点接触塞；和在由形成第二接触孔所产生的高度差上形成存储节点。
附图说明
根据以下结合附图对示例性实施方案的说明，将更好地理解本发明的上述和其它目的和特征，其中：
图1A-1C是示出典型位线上电容器(COB)结构的电容器的制造方法的截面图；
图2是示出典型如图1A所示平坦化的典型存储节点接触塞的透射电子显微镜(TEM)显微图像；
图3A-3F是示出根据本发明实施方案的半导体器件的电容器制造方法的截面图；
图4是示出在如图3B所示实施回蚀刻过程之后所导致的存储节点接触塞表面之间的高度差的TEM显微图像；和
图5是示出形成有如图3C所示不均匀厚度的蚀刻停止层的TEM显微图像。
具体实施方式
以下将参考附图提供对本发明特定实施方案的详细说明。在此，层和区域的厚度可在附图中放大以清楚显示层和区域。而且，当层被描述为形成在层或衬底上时，该层既可以是直接形成在其他层或衬底上，也可以在其间安置有第三层。此外，即使在不同的附图中，相同或相似的附图标记表示相同或相似的元件。
图3A-3F是示出根据本发明实施方案的半导体器件电容器的制造方法的截面图。在此，图3A-3F示出沿形成动态随机存取存储器(DRAM)单元的单元区域中字线垂直延伸的方向的截面图。
如图3A所示，在衬底30上实施用于控制阈值电压的阱离子注入过程和离子注入过程，以在衬底30中形成多个阱区(未示出)。
采用硅局部氧化(LOCOS)过程和/或浅沟槽隔离(STI)过程来隔离器件。结果，在衬底30中形成多个场氧化物层31。
在衬底30上形成多个栅极图案(即字线)，每一个栅极图案形成为栅极氧化物层和多晶硅层的堆叠结构，随后在栅极图案的侧壁上形成多个隔离层。之后，实施高浓度离子注入过程，以在衬底30中形成暴露在栅极图案两侧的具有预定厚度的多个源极/漏极区。结果，得到形成单位单元的多个晶体管。
形成第一层间绝缘层32以覆盖包括晶体管的上述所得结构。第一层间绝缘层32包括选自高密度等离子体(HDP)氧化物层、硼磷硅酸盐玻璃(BPSG)层、磷硅酸盐玻璃(PSG)层、等离子体增强原硅酸四乙酯(PETEOS)层、等离子体增强化学气相沉积(PECVD)层、未掺杂硅酸盐玻璃(USG)层、氟硅酸盐玻璃(FSG)层、碳掺杂氧化物(SDO)层、有机硅酸盐玻璃(OSG)层及其组合的氧化物基材料。
蚀刻第一层间绝缘层32的预定部分以在第一层间绝缘层32中形成多个接触孔(未示出)。之后，形成导电层以填充接触孔，结果形成多个沉陷塞33。
在已被蚀刻的第一层间绝缘层32和沉陷塞33上形成多个位线37。每一个位线37形成为导电层34和硬掩模35的堆叠结构，并且在位线37的侧壁上形成多个隔离层38。
在上述所得结构的整个表面上形成第二层间绝缘层39，直至充分填充位线37之间的空隙。随后，实施化学机械抛光(CMP)过程以使第二层间绝缘层39平坦化。第二层间绝缘层39包括与第一层间绝缘层32相同的材料。
如图3B所示，蚀刻第二层间绝缘层39的预定部分，以形成暴露存在于位线37之间的沉陷塞33上表面的多个存储节点接触孔(未示出)。
形成用于存储节点接触塞的导电层，直至完全填满存储节点接触孔。导电层包括多晶硅或钨。
使导电层平坦化以形成多个存储节点接触塞40。平坦化过程包括使用回蚀刻过程。实施回蚀刻过程，使得已被蚀刻的第二层间绝缘层39与存储节点接触塞40之间产生高度差。也就是说，已被蚀刻的第二层间绝缘层39的上表面比存储节点接触塞40的上表面高出预定厚度。
控制蚀刻气体，使已被蚀刻的第二层间绝缘层39与存储节点接触塞40之间的蚀刻选择性保持在至少约1份已被蚀刻的第二层间绝缘层39比约3份或更多存储节点接触塞40的比率。蚀刻的存储节点接触塞40是已被蚀刻的第二层间绝缘层39所蚀刻的至少约3倍。结果，各存储节点接触塞40的上表面高度比已被蚀刻的第二层间绝缘层39的上表面高度要低约200-约700的厚度。在回蚀刻过程中，根据用于形成存储节点接触塞40的材料种类，对蚀刻气体的控制不同。例如，当使用多晶硅来形成存储节点接触塞40时，使用氯气(Cl2)和溴化氢(HBr)的气体混合物作为蚀刻气体，当使用钨时，使用六氟化硫(SF6)和氮气(N2)的气体混合物作为蚀刻气体。
使用选自以下的设备来实施回蚀刻过程：反应性离子束蚀刻(RIE)型设备、磁增强反应性离子束蚀刻(MERIE)型设备，二者均使用单射频(RF)功率源、变压器耦合等离子体(TCP)型设备和电容耦合等离子体(CCP)型设备，二者使用双RF功率源。
除了控制蚀刻气体以在已经蚀刻的第二层间绝缘层39和存储节点接触塞40之间产生高度差之外，还可以实施单独的凹陷过程以使存储节点接触塞40凹陷至预定厚度。当使用凹陷过程时，导电层通过仅仅平坦化导电层的平坦化过程而被平坦化，随后实施单独的凹陷过程以使存储节点接触塞40凹陷。
如图3C所示，在包括存在高度差的已被蚀刻的第二层间绝缘层39和存储节点接触塞40的上述所得结构上形成蚀刻停止层41。蚀刻停止层41包括氮化物基材料。
具体而言，蚀刻停止层41在已被蚀刻的第二层间绝缘层39的上表面上和存储节点接触塞40的上表面上形成有不均匀的厚度。例如，形成在已被蚀刻的第二层间绝缘层39的上表面上的蚀刻停止层41的高度H1小于形成在存储节点接触塞40的上表面上的蚀刻停止层41的高度H2。形成在存储节点接触塞40的上表面上的蚀刻停止层41的高度H2比形成在已被蚀刻的第二层间绝缘层39的上表面上的蚀刻停止层41的高度H1高约100-约300。因此，可以充分保证在存储节点接触塞40的上表面上的蚀刻停止层41的厚度裕度。
具体而言，形成在已被蚀刻的第二层间绝缘层39的上表面上的蚀刻停止层41和形成在存储节点接触塞40的上表面上的蚀刻停止层41之间的高度差(H2-H1)为约100-约300。如果形成在已被蚀刻的第二层间绝缘层39的上表面上的蚀刻停止层41和形成在存储节点接触塞40的上表面上的蚀刻停止层41之间的高度差(H2-H1)为约100或更小，则考虑到晶片内的均匀性，蚀刻停止层41会被穿孔。如果形成在已被蚀刻的第二层间绝缘层39的上表面上的蚀刻停止层41和形成在存储节点接触塞40的上表面上的蚀刻停止层41之间的高度差(H2-H1)为约300或更大，则作为用于形成电容器的层间绝缘层的第三层间绝缘层的厚度可能受损，并且由于移除蚀刻停止层41期间蚀刻周期增加导致电容器之间的距离缩小。
当形成蚀刻停止层41时，使用具有优异的阶梯覆盖性能的低压化学气相沉积(LPCVD)法。通过使用LPCVD法，形成在存储节点接触塞40上的蚀刻停止层41的厚度厚于形成在已被蚀刻的第二层间绝缘层39的上的蚀刻停止层41的厚度。
如图3D所示，在蚀刻停止层41上形成第三层间绝缘层42，随后在第三层间绝缘层42上形成硬掩模材料(未示出)。第三层间绝缘层包括于第一层间绝缘层32相同的材料。
在所得结构的整个表面上形成单独的光刻胶图案(未示出)，之后利用光刻胶图案实施蚀刻过程以蚀刻硬掩模材料。结果，形成硬掩模图案43。硬掩模图案43包括与存储节点接触塞40相同的材料。例如，硬掩模图案43包括多晶硅或钨。而且，硬掩模图案43可包括不同于存储节点接触塞40的材料(例如氮化物层)。
当在半导体器件制造过程中深宽比逐渐增大时，将要被图案化的下部结构(即第三层间绝缘层42)不可能仅仅利用厚度不足以使下部结构图案化的光刻胶层来正常蚀刻。因此，硬掩模图案43需要确保蚀刻过程中所使用掩模的厚度裕度。
利用硬掩模图案43作为掩模实施蚀刻过程来蚀刻第三层间绝缘层42，以形成成为电容器底电极的存储节点图案。蚀刻停止在具有不同于已被蚀刻的第三层间绝缘层42的蚀刻选择性的蚀刻停止层41的上部。
实施剥离过程以移除光刻胶图案。
如图3E所示，实施单独的蚀刻过程以移除硬掩模图案43(参见图3D)。
由于形成在存储节点接触塞上的蚀刻停止层的厚度通常很小，因而当在移除硬掩模图案的同时移除蚀刻停止层时，暴露出存储节点接触塞。结果，存储节点接触塞的暴露表面被用于移除硬掩模图案的蚀刻溶液所损伤。具体而言，当使用与存储节点接触塞相同的材料来形成硬掩模图案时，存储节点接触塞的暴露表面可被用于移除硬掩模图案的蚀刻溶液极大损伤。
根据本发明的该实施方案，形成在存储节点接触塞40上的蚀刻停止层41的厚度裕度足以确保在移除硬掩模图案43期间不移除蚀刻停止层41的预定部分。因此，虽然硬掩模图案43被移除，但是预定厚度的蚀刻停止层41保留在存储节点接触塞40上，因而可以预先防止存储节点接触塞40表面受到在移除硬掩模图案43期间所引起的损伤。
具体而言，虽然硬掩模图案43包括与存储节点接触塞40相同的材料，但是在移除硬掩模图案43期间，蚀刻停止层41可保留在存储节点接触塞40上。因而，可以减少在存储节点接触塞40表面上所引起的损伤。结果，DRAM器件的可靠性和产品的成品率可得到改善。
当使用与存储节点接触塞40不同的氮化物层材料来形成硬掩模图案43时，在移除硬掩模图案43期间，蚀刻停止层41可确保足够的厚度。虽然硬掩模图案43被移除，但是可以保留预定厚度的蚀刻停止层41。因此，存储节点接触塞40不会由于硬掩模图案43的移除而直接暴露，并且存储节点接触塞40表面不会在移除硬掩模43期间受损。
如图3F所示，实施蚀刻过程以移除保留在存储节点接触塞40上的蚀刻停止层41。结果，形成暴露存储节点接触塞40表面的多个接触孔(未示出)。
以下，实施电容器形成过程以在包括接触孔(未示出)的第三层间绝缘层42上形成电容器的底电极、介电层和顶电极。
图4是示出在如图3B所示实施回蚀刻过程之后所导致的存储节点接触塞表面之间的高度差的透射电子显微镜(TEM)显微图像。
实施回蚀刻过程，使得在存储节点接触塞40(参见图3B)和已被蚀刻的第二层间绝缘层39(参见图3B)之间产生以“S”表示的高度差。
图5是示出形成有如图3C所示不均匀厚度的蚀刻停止层的TEM显微图像。
形成在存储节点接触塞40(参见图3C)上的蚀刻停止层41(参见图3C)的厚度B大于形成在已被蚀刻的第二层间绝缘层39(参见图3C)上的蚀刻停止层41的厚度A(参见图3C)。
根据本发明的本实施方案，形成在存储节点接触塞上的蚀刻停止层的厚度裕度足够使得在移除硬掩模图案期间形成在存储节点接触塞上的蚀刻停止层不被移除。结果，保留预定厚度的蚀刻停止层，并且在移除硬掩模图案期间存储节点接触塞表面不受损伤。而且，器件的可靠性和产品的成品率可得到改善。
本申请包含与2006年4月28日递交至韩国专利局的韩国专利申请KR2006-0038995有关的主题，其全部内容通过引用并入本文。
尽管已经相对于特定优选实施方案来说明本发明，但是对于本领域技术人员而言，显然可以在不背离如所附权利要求书所限定的本发明实质和范围的前提下进行各种变化和改进。

Claims (18)

1.一种制造半导体器件的方法，包括：
在衬底上形成第一层间绝缘层，其中形成多个第一接触孔；
在第一层间绝缘层上形成导电层，以填充第一接触孔；
蚀刻导电层使得第一层间绝缘层的表面高于导电层的表面，由此形成多个填充第一接触孔的接触塞；和
形成蚀刻停止层，其在接触塞表面上的厚度大于在第一层间绝缘层表面上的厚度。
2.权利要求1的方法，其中形成蚀刻停止层包括：
在蚀刻停止层上形成第二层间绝缘层；
在第二层间绝缘层上形成硬掩模图案；
利用硬掩模图案蚀刻第二层间绝缘层，以形成暴露蚀刻停止层的多个第二接触孔；
移除硬掩模图案；和
移除保留在接触塞上的蚀刻停止层，以暴露接触塞。
3.权利要求2的方法，其中形成接触塞包括实施蚀刻停止层。
4.权利要求3的方法，其中实施回蚀刻过程，使得第一层间绝缘层的表面比接触塞的表面高约200-约700的厚度。
5.权利要求4的方法，其中控制蚀刻气体来实施回蚀刻过程，以使接触塞的蚀刻速率至少是第一层间绝缘层蚀刻速率的约3倍。
6.权利要求5的方法，其中如果接触塞包括多晶硅，则蚀刻气体包含氯气(Cl2)和溴化氢(HBr)的气体混合物。
7.权利要求5的方法，其中如果接触塞包括钨，则蚀刻气体包含六氟化硫(SF6)和氮气(N2)的气体混合物。
8.权利要求5的方法，其中回蚀刻过程包括使用反应性离子束蚀刻(RIE)型设备、磁增强反应性离子束蚀刻(MERIE)型设备、变压器耦合等离子体(TCP)型设备和电容耦合等离子体(CCP)型设备中的一种来实施回蚀刻过程。
9.权利要求2的方法，其中使用低压化学气相沉积(LPCVD)法形成蚀刻停止层。
10.权利要求9的方法，其中形成在接触塞上的蚀刻停止层的厚度比形成在第一层间绝缘层上的蚀刻停止层的厚度大约100-约300。
11.权利要求2的方法，其中硬掩模图案包括选自多晶硅层、钨层和氮化物层中的一种。
12.一种制造半导体器件的方法，包括：
提供衬底，其中形成字线、沉陷塞和位线；
形成第一层间绝缘层，以覆盖位线；
蚀刻第一层间绝缘层，暴露沉陷塞的上表面，以形成多个第一接触孔；
在第一层间绝缘层上形成导电层，以填充第一接触孔；
蚀刻导电层，使得第一层间绝缘层的表面高于导电层的表面，由此形成多个填充第一接触孔的存储节点接触塞；
形成蚀刻停止层，其在第一绝缘层上的厚度大于在存储节点接触塞上的厚度；
在蚀刻停止层上形成第二层间绝缘层；
在第二层间绝缘层上形成硬掩模图案；
利用硬掩模图案通过实施蚀刻过程来蚀刻第二层间绝缘层，以形成暴露蚀刻停止层的多个第二接触孔；
移除硬掩模图案；
移除保留在存储节点接触塞上的蚀刻停止层，以暴露存储节点接触塞；和
在由形成第二接触孔所产生的高度差上形成存储节点。
13.权利要求12的方法，其中形成存储节点接触塞包括形成蚀刻停止层，使得第一层间绝缘层的上表面比存储节点接触塞的上表面高约200-约700。
14.权利要求13的方法，其中控制蚀刻气体来实施回蚀刻过程，以使接触塞的蚀刻速率至少是第一层间绝缘层蚀刻速率的约3倍。
15.权利要求14的方法，其中如果接触塞包括多晶硅，则蚀刻气体包含氯气(Cl2)和溴化氢(HBr)的气体混合物。
16.权利要求14的方法，其中如果接触塞包括钨，则蚀刻气体包含六氟化硫(SF6)和氮气(N2)的气体混合物。
17.权利要求14的方法，其中形成在存储节点接触塞上的蚀刻停止层的厚度比形成在第一层间绝缘层上的蚀刻停止层的厚度大约100-约300。
18.权利要求17的方法，其中硬掩模图案包括选自多晶硅层、钨层和氮化物层中的一种。
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