CN1767199A - 动态随机存取存储单元和其阵列、及该阵列的制造方法 - Google Patents

Abstract

本发明涉及动态随机存取存储单元和其阵列、及该阵列的制造方法。该动态随机存取存储单元，包括基底上的半导体柱、半导体柱的侧壁下部分的电容器以及半导体柱的侧壁上部分的垂直晶体管。其中，电容器包括在半导体柱的侧壁下部分的第一平板、在第一平板周围且当作上电极的第二平板、在第二平板周围的第三平板以及将第二平板与第一及第三平板分离的介电层。其中，上述的第三平板电连接第一平板以形成下电极。此外，本发明基于动态随机存取存储单元，另提出动态随机存取存储器阵列及其制造方法。

Description

动态随机存取存储单元和其阵列、及该阵列的制造方法

技术领域

本发明有关于一种半导体元件，且特别是有关于一种动态随机存取存储器的存储单元及阵列结构，以及动态随机存取存储器阵列的制造过程。动态随机存取存储单元以具有高电容的电容器为特色。

背景技术

在半导体工业中，动态随机存取存储器是很重要的集成电路之一，故其激发了持续的研究与发展。增加储存容量，改善写入及读取的速度，以及减少动态随机存取存储单元的元件面积大小为现在持续努力的目标。一般来说，动态随机存取存储单元包括晶体管以及由晶体管操作的电容器。传统上，动态随机存取存储单元的设计可被区分为三种型态，即平面式、堆叠电容器式与沟渠式。在平面式的设计上，存储单元的晶体管和电容器以平面的构件制造而成。在堆叠电容器式的设计上，存储单元的电容器置放于晶体管的上方。而在沟渠式的设计上，晶体管置放于基底的表面，且电容器置放在形成于基底中的沟渠内。

然而，在形成沟渠的工艺中，掩模的操作需要很精确的对准。对深次微米的半导体元件而言，深沟渠可能具有长度与直径的比为40∶1的高宽比。而典型地形成电容器的方法是先藉由沉积介电层于深且窄的沟渠侧壁，再以掺杂多晶硅层填满此沟渠。随着高宽比逐渐变大，例如大于20∶1，要填满沟渠也变得更加困难。

发明内容

有鉴于此，本发明的目的就是在提供一种动态随机存取存储单元，其具有形成于半导体柱的侧壁上的电容器，以解决现有的填满沟渠的问题，以及增加电容器的表面面积。

本发明的再一目的是提供一种以本发明的动态随机存取存储单元结构为基础的动态随机存取存储器阵列。因为形成垂直晶体管作为存储单元，使得动态随机存取存储器阵列能具有较高的集成度。

本发明的又一目的是提供一种动态随机存取存储器阵列的制作方法，以解决现有的填满沟渠的问题，以及增加电容器的电容，并增加动态随机存取存储器元件的整合。

本发明的动态随机存取存储单元包括基底上形成的半导体柱、半导体柱的侧壁下部分形成的电容器以及半导体柱的侧壁上部分形成的垂直晶体管。电容器包括第一平板、第二平板、第三平板与介电层。其中，第一平板配置于半导体柱的侧壁的下部分，第二平板配置于第一平板的周围，且当作上电极。第三平板配置于第二平板的周围，且与第一平板电连接而一起成为下电极。介电层将第二平板分离于第一平板及第三平板。垂直晶体管系以电性耦接到电容器。

根据本发明的优选实施例，第一平板与第三平板藉由设计而彼此电连接，其中第一平板更延伸至半导体柱旁的基底中，且第三平板与半导体柱旁的基底接触。然而，第一平板与第三平板也可以选择藉由其他的连接设计电连接。

本发明的动态随机存取存储器阵列包括本发明前面所提及的存储单元的列与行，以及多条位元线与字元线。这些存储单元配置在半导体基底上，且具有上述的相同的结构。每一条位元线与一列存储单元的垂直晶体管电性耦接，而每一条字元线与一行存储单元的垂直晶体管电性耦接。此外，所有电容器的第一平板藉由半导体柱间的基底的掺杂表面层彼此连接，以致于所有存储单元的第一平板及第三平板构成了共用下电极。

以下为本发明的动态随机存取存储单元的制造方法的描述。图案化半导体基底以于其上形成呈行列排列的半导体柱，接着在每一半导体柱的侧壁的下部分形成电容器，其包括以下步骤。首先，形成当作掺杂区的第一平板于每一半导体柱的侧壁的下部分内。接着，形成第一介电层于每一第一平板的周围，以及形成第二平板于每一第一介电层的周围，并当作上电极。然后，形成第二介电层于每一第二平板的周围，以及形成第三平板于每一第二介电层的周围，且电连接相对应的第一平板以形成下电极。之后，形成垂直晶体管于每一半导体柱的侧壁的上部分，且与相对应的电容器电性耦接。继之，形成多条位元线与字元线，其中每一条位元线与一列存储单元的晶体管电性耦接，而每一条字元线与一行存储单元的晶体管电性耦接。

因为本发明的动态随机存取存储器中的电容器的形成是环绕半导体柱，而不是形成在深沟渠内，所以在现有技术中由于深沟渠的高宽比而衍生的填满沟渠的问题因此解决。同时，电容器的表面面积和电容变得相当大，因为电容器可以在半导体柱的所有侧壁上形成，且当作上电极的第二平板镶入第一平板与第三平板之间，使电容更加倍增加。

此外，因为本发明的动态随机存取存储单元的晶体管以垂直结构形成，因此可大大地减少存储单元所占用的侧向面积以明显地增加动态随机存取存储器阵列的集成度。换言之，动态随机存取存储器阵列可以具有较高的集成度。

再者，因为在本发明的动态随机存取存储器阵列的制造方法中，电容器的形成是环绕半导体柱，因此现有的填满沟渠的问题即被排除。因此，存取电容器的品质可被改善。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1到图18所绘示依照本发明的优选实施例的动态随机存取存储器阵列的制造流程示意图。其中，图1到图7所绘示为电容器的制造方法，图8到图14所绘示为垂直晶体管的制造方法，以及图15到图18所绘示为后续的步骤，包括位元线和字元线的制造方法。

图17与图18所绘示依照本发明的优选实施例的动态随机存取存储单元和阵列的结构。

附图标记说明

100：半导体基底                    102：垫氧化层

104、136：图案化掩模层             110：半导体柱

112、142、144：掺杂区              114：共形介电层

116、120、122、1264、132：导体层

118、124、1262、134、1462：间隙壁

118a、128、130、138、148：绝缘层

126：上电极                        1266：下电极

127：电容器     132a：栅极

1361：图案      140：离子植入

145：晶体管     146：位元线

1461：顶盖层    150：字元线

152：接触窗

具体实施方式

图1清楚地显示出动态随机存取存储器阵列的透视图，图2到图11、图13到图15以及图18(a)则是沿着图1中的I-I’线的剖面示意图，而图18(b)为另一剖面示意图，以及图12、图16与图17皆为上视图。

更特别的是，图1到图7所绘示为形成动态随机存取存储器阵列的电容器的制造流程示意图，图8到图14所绘示为形成动态随机存取存储器阵列的晶体管的制造流程示意图，以及图15到图18所绘示为后续的步骤，包括位元线与字元线的制造方法。

<电容器的制造方法>

首先，请参照图1，提供半导体基底100，其材质例如为轻掺杂P型单晶硅，且于基底100上形成垫氧化层102及图案化掩模层104。其中，此图案化掩模层104包括行列排列的矩形或正方形区块，其形成的方法例如是于其上涂覆一光致抗蚀剂材料进行蚀刻工艺，而此图案化掩模层104材料例如是氮化硅(SiN)。然后，以图案化掩模层104为掩模，蚀刻基底100以形成行列排列的半导体柱110。要注意的是，在上视图中，图案化掩模层104的每一个区块的形状可以为圆形、椭圆形与其他多边形，即使在上视图中的图案化掩模层104为矩形或正方形。当然，在另一实施例中，半导体柱110的形状可以塑造为圆柱状、椭圆柱状或对应的多边形的半导体柱。

再者，特别要注意的是，为了方便起见在以下说明书的描述中，半导体柱110及其上的部分图案化掩模层104有时会被合称为半导体柱110。

请再参照图1，作为后来形成的存储电容器的部分共用下电极的掺杂区112是形成于每一半导体柱110的侧壁下部分及基底100的表面层中。此外，位在每一半导体柱110的部分掺杂区112是于本发明的发明内容中所提到作为电容器的第一平板。同时，介于半导体柱110之间且在基底100内的部分的掺杂区112就是在发明内容中所提到介于半导体柱110间的基底100的掺杂表面层。

掺杂的方法例如包括下列步骤。首先，于半导体柱110间形成预设厚度的含砷掺杂的氧化硅层(未绘示)。其中，形成含砷掺杂的氧化硅层的方法例如有二，分别是利用原位(in-situ)的方式，在基底100上沉积氧化硅的同时，掺杂砷以填满半导体柱110间的间隙，接着回蚀刻此含砷掺杂的氧化硅层直到预设的深度。或者是形成含砷掺杂的氧化层覆盖柱侧壁的下部分，且藉由光致抗蚀剂覆盖及回蚀刻工艺以定义预设的深度。在含砷掺杂的氧化层上覆盖未掺杂的氧化层后，进行热工艺将含砷氧化层中的砷原子热趋入半导体柱110的接触表面层，以及基底100的表面层。之后，移除含砷掺杂的氧化层及未掺杂的氧化层。

后续的步骤在图2到图7中完整的叙述电容器的制造方法，其中图2到图7是沿图1的I-I’线的剖面示意图。

首先，请参照图2，在基底100及半导体柱110间形成共形介电层114。其中，此共形介电层114的材质最好是氧化硅-氮化硅-氧化硅(ONO)或氮化硅-氧化硅(NO)组合层，并当作电容器介电层。然后，在半导体柱110间形成导体层116，且其具有几乎和掺杂区112一样的深度，或低于掺杂区112的深度。其中，导体层116的材质为导电材料，如重掺杂N型多晶硅，且其形成的方法如利用原位的方式，先于基底100上沉积多晶硅层并同时作掺杂以填满半导体柱110间的间隙，接着回蚀刻此多晶硅层直到预设的厚度。

之后，请参照图3，移除暴露出的部分共形介电层114，其可利用湿蚀刻工艺。而当共形介电层114的材质例如为包括顶氧化层、氮化硅层及底氧化层的ONO组合层时，可依序以稀氢氟酸、磷酸及稀氢氟酸分别移除暴露出的顶氧化层、氮化硅层及底氧化层。

然后，请参照图4，在导体层116上的每一半导体柱110的侧壁形成绝缘间隙壁118。其中绝缘间隙壁118的材质包含介电材料如氧化硅，且其形成的方法例如是进行化学气相沉积工艺(Chemical Vapor Deposition，CVD)，以及随后进行各向异性蚀刻工艺。此外，要注意的是，虽然在剖面图中显示绝缘间隙壁118形成在对应的半导体柱110的两侧上，但事实上绝缘间隙壁118是环绕半导体柱110而形成。之后，在导体层116上的半导体柱110间形成另一导体层120并覆盖绝缘间隙壁118的下部。其中，导体层120的材质包括导电材料，如重掺杂N型多晶硅，且其形成的方法例如是利用原位的方式，先于基底100上沉积多晶硅层并同时掺杂，接着回蚀刻此多晶硅层直到预设的深度。

接着，请参照图5，移除在每一半导体柱110上所暴露出的部分绝缘间隙壁118，以形成领绝缘层118a并环绕半导体柱110。接着，在领绝缘层118a与导体层120上的半导体柱110间形成另一导体层122。其中，导体层122的材质包括导电材料如重掺杂N型多晶硅，且其形成的方法是使用同于上述的沉积法及回蚀刻法。之后，在导体层122上的每一半导体柱110的侧壁形成掩模间隙壁124，且其的厚度大于领绝缘118a。此外，掩模间隙壁124是用来定义电容器的上电极，其详细说明如下。

之后，请同时参照图5及图6，以掩模间隙壁124当作掩模，相继蚀刻上述的三层导体层122、120、116，以于每一个半导体柱110的下侧壁上形成上电极126。要注意的是，剩余的导体层122，即上电极126的上部分，与半导体柱110的侧壁直接接触。之后，于掩模间隙壁124及导体层122、120、116的侧壁上形成介电间隙壁1262。其中，此介电间隙壁1262可能为氮化硅和氧化硅(NO)的组合间隙壁，且其形成的方法是依序形成氮化硅层及氧化硅层，然后进行各向异性蚀刻以移除部分氮化硅层及氧化硅层。

然后，请参照图7，移除暴露出的介电层114，接着形成导体层1264以部分填入在柱内的间隙，且与在柱内的基底100的部分掺杂区112接触。因此，整个掺杂区112及导体层1264一同构成共用下电极1266。同时，在发明内容中有描述，与半导体柱110相对应的部分的掺杂区112及部分的导体层1264分别当作第一平板及第三平板。

其中，导体层1264的形成方法例如是先形成导体材料(未绘示)以填满柱内的间隙，接着使导电材料回蚀直到预设的深度，且其材质可能为掺杂多晶硅。此外，上电极126、两层介电层114、1262及共用下电极1266一同构成电容器127。因为电容器127形成在半导体柱110的所有侧壁上，且上电极126嵌入下电极1266的两个部分之间，其中这两个部分为掺杂区112与导体层1264，因此，电容器127的电容相当的大。

此外，在上述的环绕每一个半导体柱的电容器的形成方法中，例如在材料、每一层的制造方法及这些层的制造顺序上有些许的润饰或更动，也都可能包含在本发明的范围内。

<晶体管的制造方法>

接下来请参照图8，移除掩模间隙壁124及介电层1262的上部分，接着于半导体柱110内填入绝缘层128以覆盖所有的电容器127。其中，绝缘层128的材质包括介电材料，如氧化硅，且其形成的方法例如是先在基底100上沉积氧化硅，然后同样进行回蚀刻直到预设的深度。之后，请参照图9，在每一半导体柱110所暴露出的侧壁上形成栅绝缘层130。其中，此栅绝缘层130例如为一层薄的氧化硅层或一层薄的氧化硅/氮化硅层，而其形成的方法可能是利用热氧化工艺或者是热氧化氮化工艺。

接着，在绝缘层128上的半导体柱110间形成导体层132，且覆盖栅绝缘层130的下部分。其中，导体层132的材质包括导电材料，如重掺杂N型多晶硅，且其形成的方法例如是利用原位的方式，在基底100上沉积多晶硅层的同时加入N型掺杂剂，之后回蚀刻此多晶硅层直到预设的深度。

之后，请参照图10，在导体层132上的每一个半导体柱110的侧壁上形成掩模间隙壁134。其中，此掩模间隙壁134作为后来定义栅极用，且其由绝缘材料所形成，其中此绝缘材料例如是氧化硅。

然后，请同时参照图11及图12，其中，图12是在以下的步骤完成后的结构的上视图，而图11为沿着图12的XI-XI’线的剖面示意图。在基底100上形成图案化掩模层136，例如为图案化光致抗蚀剂层。且此图案化掩模层136包括一些平行且线性的图案1361，其中，每一个线性的图案1361覆盖同一行的半导体柱110及在同一行的半导体柱110间的部分导体层132。之后，以图案化掩模层136与掩模间隙壁134为掩模蚀刻导体层132，以于每一个半导体柱110的侧壁形成栅极132a。即使图案化掩模层136发生没有对准的问题，掩模间隙壁134也能使对应的栅极132a环绕其对应的半导体柱110。

藉由同一行的半导体柱内所剩余的导体层132，连接在同行半导体柱110的侧壁上的栅极132a以形成栅极线132a(图中点状区域)，其可直接称作为字元线。然而，可在栅极线132a上再形成另一低电阻的导体线，并与栅极线132a电连接以降低电阻，其说明如下。

此外，在上述的环绕每一个半导体柱的栅极的形成方法中，例如在材料、每一层的制造方法及这些层的制造顺序上有些许的润饰或更动，也都可能包含在本发明的范围内。

<源极/漏极的制造方法>

首先，请参照图13，以绝缘层138填满半导体柱110间的空隙，且此绝缘层138的材质为绝缘材料，如氧化硅，且其形成的方法例如是进行等离子体增强型化学气相沉积法(Plasma Enhanced CVD，PECVD)，以及接着进行化学机械研磨法(chemical mechanical polishing，CMP)。

之后，请参照图14，移除图案化掩模层104、垫氧化层102、部分掩模间隙壁134以及部分绝缘层138。其中，移除上述的四个部分的方法例如是进行化学机械研磨法，使得掩模间隙壁134和绝缘层138的上表面与那些半导体柱110大体上共平面。接着，进行离子植入140以于每一个半导体柱110的上部分形成掺杂区142，以作为源极/漏极区。其中，掺杂区142可能是以磷离子或砷离子为掺杂剂的N型重掺杂区。

然后，进行高温回火工艺以修补由离子植入140对半导体柱110所损坏的晶格，以及将下电极126的一些掺杂剂趋入每一个半导体柱110的侧壁，以形成掺杂区144。两个掺杂区142和144、栅极132a以及栅绝缘层130一同构成垂直晶体管145。要注意的是，虽然掺杂区144在先前的图示中未绘示，但事实上在下电极126的上部分122形成后(如图5所示)的每一个热工艺期间或多或少都会出现掺杂区144。然而，在优选实施例中，掺杂区144主要出现在掺杂区142形成后的高温回火工艺期间。

<位元线与字元线的制造方法>

图15与图16绘示形成存储器阵列的位元线的步骤，其中，图16是在以下的步骤完成后的结构的上视图，而图15为沿着图16的XV-XV’线的剖面示意图。在垂直晶体管145的构造完成后，于基底100上形成多条位元线146。每一条位元线146与这些在同一列的半导体柱110的上部分的掺杂区142直接接触。其中，位元线146的材质为导电材料，如重掺杂N型多晶硅，且其的形成方法是使用沉积图案化法(deposition-patterning)或镶嵌工艺(damascene method)。

此外，顶盖层1461配置在每一条位元线146上，且假设位元线146及顶盖层1461是以沉积图案化法所形成，则保护间隙壁1462就会形成在每一对位元线及顶盖层的侧壁上。其中，形成顶盖层1461及保护间隙壁1462的材质最好是氮化硅，而其的用途是以防止位元线146在后续的接触窗的蚀刻工艺中被暴露出，以便接触窗以自行对准的方法形成。之后，在基底100上形成绝缘层148以覆盖位元线146，并填满每两条位元线146之间的间隙，使位元线146与在下一个步骤中形成的字元线隔离。

图17与图18(a)和(b)绘示形成存储器阵列的额外字元线的步骤，以电连接先前所形成的栅极线。图17是在以下的步骤完成后的结构的上视图，而图18(a)和图18(b)分别是沿着图17的A-A’线及B-B’线的剖面示意图。在绝缘层148形成后，在基底100上形成多条字元线150。每一条字元线150与在半导体柱110的侧壁上的一行中的栅极线电连接，其是透过至少一个介于两个半导体柱110之间的接触窗152。此外，接触窗152与导体层132直接接触，此导体层132连接在同一行的两相邻半导体柱110的侧壁上的两个栅极132a。

接触窗152与字元线150的形成方法例如是先在绝缘层148中形成接触窗开口，以暴露出部分导体层132，然后沉积另一导体层以覆盖绝缘层148，且填满此接窗开口，接着图案化此导体层。或者是利用镶嵌工艺以形成接触窗152及字元线150。

此外，依照本发明的优选实施例，图17及图18(a)和(b)亦说明动态随机存取存储单元和阵列的结构。因此，动态随机存取存储单元和阵列的结构可根据上述的优选实施例的详述而理解。

请参照图17与图18(a)和(b)，因为在本发明的动态随机存取存储单元中的电容器127是形成环绕半导体柱110，而不是形成在深沟渠中，所以在现有技术中因深沟渠的高宽比所衍生的填满沟渠的问题因此不存在。同时，电容器127的表面面积和电容变得相当大，因为电容器127可以在半导体柱110的所有侧壁上形成，且上电极126系嵌入下电极1266的两个部分112与1164之间，使电容更加倍增加。

此外，因为本发明的动态随机存取存储单元的晶体管145是以垂直结构形成的，因此可大大地减少每一个存储单元的尺寸，以明显地提高存储器阵列的集成度。

虽然本发明已以优选实施例揭露如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的情况下，当可作些许的更动与润饰，因此本发明的保护范围应以所附权利要求所界定的为准。

Claims (40)

1.一种动态随机存取存储单元，包括：

一半导体柱，位于一基底上；

一电容器，位于该半导体柱的一侧壁的下部分，包括：

一第一平板，位于该半导体柱的该侧壁的下部分中；

一第二平板，位于该第一平板周围以作为一上电极；

一第三平板，位于该第二平板周围，且与该第一平板电连接以一同作为一下电极；以及

一介电层，使该第二平板与该第一平板及该第三平板分离；以及

一垂直晶体管，位于该半导体柱的该侧壁的上部分，且电性耦接该电容器。

2.如权利要求1所述的动态随机存取存储单元，其中：

该第一平板与该第三平板藉由一设计电连接，其中该第一平板更延伸至该半导体柱旁的该基底，该第三平板与该半导体柱旁的该基底接触；以及

该介电层也配置于该半导体柱旁的该基底中的部分该第一平板上，以使该第二平板的一底层与该第一平板分离。

3.如权利要求2所述的动态随机存取存储单元，其中该介电层包括：

一第一介电层，位于该半导体柱与该第二平板之间，且位于该基底与该第二平板之间；以及

一第二介电层，位于该第二平板与该第三平板之间，且连接该第一介电层。

4.如权利要求1所述的动态随机存取存储单元，其中该第二平板具有一上部分直接接触该半导体柱中的该垂直晶体管的一源极/漏极区。

5.如权利要求1所述的动态随机存取存储单元，其中该第一平板、该第二平板、该第三平板与该介电层环绕该半导体柱。

6.如权利要求5所述的动态随机存取存储单元，其中该电容器还包括一领绝缘层环绕该半导体柱，且藉由该第二平板的上部分覆盖。

7.如权利要求6所述的动态随机存取存储单元，其中该第二平板包括：

一第一导体层，环绕该领绝缘层；

一第二导体层，位于该第一导体层与该领绝缘层下方；以及

一第三导体层，位于该第一导体层与该领绝缘层上，且电性耦接该垂直晶体管。

8.如权利要求1所述的动态随机存取存储单元，其中该垂直晶体管包括：

一第一掺杂区，位于该半导体柱的侧壁中，且电连接该电容器的上电极；

一第二掺杂区，位于该半导体柱的上部分中；

一栅极，位于该第一掺杂区与该第二掺杂区之间的该半导体柱的侧壁上；以及

一栅绝缘层，位于该半导体柱的侧壁与该栅极之间。

9.如权利要求8所述的动态随机存取存储单元，其中该栅极与该上电极的上部分的一绝缘层隔离。

10.如权利要求8所述的动态随机存取存储单元，其中该第一掺杂区、该栅极与该栅绝缘层环绕该半导体柱。

11.一种动态随机存取存储器阵列，包括：

多个排成行和列的存储单元配置于一基底上，每一该些存储单元包括：

一半导体柱，位于该基底上；

一电容器，位于该半导体柱的一侧壁的下部分，包括一第一平板位于该半导体柱的该侧壁的下部分中、一第二平板位于该第一平板周围以做为一上电极、一第三平板位于该第二平板周围且与该第一平板电连接以一同做为一下电极以及一介电层使该第二平板与该第一平板及该第三平板分隔；

一垂直晶体管，位于该半导体柱的该侧壁的上部分，且电性耦接该电容器；

多条位元线，每一该些位元线耦接一列中的该些垂直晶体管；以及

多条字元线，每一该些字元线耦接一行中的该些垂直晶体管。

12.如权利要求11所述的动态随机存取存储器阵列，其中：

该些第一平板藉由该些半导体柱间的该基底的一掺杂表面层彼此电连接；

该些第三平板一同构成一导体层，且该导体层部分填入该些半导体柱间的间隙与该基底的该掺杂表面层接触；以及

该些第一平板、该掺杂表面层与该导体层一起做为一共用下电极。

13.如权利要求12所述的动态随机存取存储器阵列，其中在每一该些存储单元中，该介电层包括：

一第一介电层，位于该第二平板与该半导体柱之间，且位于该第二平板与该基底的该掺杂表面层之间；以及

一第二介电层，位于该第二平板与该第三平板之间，且连接该第一介电层。

14.如权利要求11所述的动态随机存取存储器阵列，其中每一该些第二平板具有一上部分直接接触一相对应的垂直晶体管的一源极/漏极区。

15.如权利要求11所述的动态随机存取存储器阵列，其中在每一该些电容器中，该第一平板、该第二平板、该介电层与该第三平板环绕该半导体柱。

16.如权利要求15所述的动态随机存取存储器阵列，其中每一该些电容器还包括一领绝缘层环绕该相对应的半导体柱，且藉由该第二平板的上部分覆盖。

17.如权利要求16所述的动态随机存取存储器阵列，其中该第二平板包括：

一第一导体层，环绕该领绝缘层；

一第二导体层，位于该第一导体层与该领绝缘层下方；以及

一第三导体层，位于该第一导体层与该领绝缘层上，且电性耦接一相对应的垂直晶体管。

18.如权利要求11所述的动态随机存取存储器阵列，其中每一该些垂直晶体管包括：

一第一掺杂区，位于一相对应的半导体柱的侧壁中，且电连接一相对应的电容器的上电极；

一第二掺杂区，位于该半导体柱的上部分中；

一栅极，位于该第一掺杂区与该第二掺杂区之间的该半导体柱的侧壁上；以及

一栅绝缘层，位于该半导体柱的侧壁与该栅极之间。

19.如权利要求18所述的动态随机存取存储器阵列，其中每一该些位元线与在同一列的该些存储单元的该些垂直晶体管的该些第二掺杂区直接接触。

20.如权利要求18所述的动态随机存取存储器阵列，其中在同一行的该些存储单元的该些栅极彼此连接以形成一栅极线。

21.如权利要求20所述的动态随机存取存储器阵列，其中该栅极线直接作为该行的该些垂直晶体管的一字元线。

22.如权利要求20所述的动态随机存取存储器阵列，其中一字元线藉由至少位于两该些半导体柱之间的一接触窗与该栅极线电连接。

23.一种动态随机存取存储器阵列的制造方法，包括：

图案化一半导体基底，以在该半导体基底上形成有多个排成行和列的半导体柱；

形成一电容器于每一该些半导体柱的一侧壁的下部分上，包括：

形成一第一平板于每一该些半导体柱的该侧壁的下部分中；

形成一第一介电层于每一该些第一平板周围；

形成一第二平板于每一该些第一介电层周围，以当作一上电极；

形成一第二介电层于每一该些第二平板周围；以及

形成一第三平板于每一该些第二介电层周围，其中该第三平板电连接一相对应的第一平板以形成一下电极；

形成一垂直晶体管于每一该些半导体柱的一侧壁的上部分，且该垂直晶体管与一相对应的电容器耦接；以及

形成多条位元线于该半导体基底上，其中每一该些位元线耦接一列的该些垂直晶体管。

24.如权利要求23所述的动态随机存取存储器阵列的制造方法，其中该些第一平板与该些半导体柱之间的该基底的一掺杂表面层一起形成，以使所有该些第一平板彼此电连接。

25.如权利要求24所述的动态随机存取存储器阵列的制造方法，其中形成该第一介电层的步骤包括形成一共形介电层于该基底的该掺杂表面层与每一该些半导体柱的侧壁上。

26.如权利要求25所述的动态随机存取存储器阵列的制造方法，其中形成该些第三平板的步骤包括：

移除该第二平板与该第二介电层所暴露的该第一介电层，以暴露出该些半导体柱间的部分该掺杂表面层；以及

形成一导体层部分填入该些半导体柱间的间隙，以当作所有电容器的该些第三平板。

27.如权利要求25所述的动态随机存取存储器阵列的制造方法，其中形成该第二平板的步骤包括：

形成至少一导体层部分填入该些半导体柱间的间隙；

形成一间隙壁于每一该些半导体柱的侧壁上；以及

以该些间隙壁为掩模，蚀刻该些第二平板内的该导体层。

28.如权利要求27所述的动态随机存取存储器阵列的制造方法，其中形成该些第二介电层与该些第三平板的步骤包括：

形成一介电间隙壁于每一该些间隙壁的侧壁与相对应的该第二平板上，其中该介电间隙壁的下部分作为该第二介电层；

以该间隙壁与该介电间隙壁为蚀刻掩模，以移除暴露出的该第一介电层；

形成一第二导体层部分填入该些半导体柱间的间隙，以当作所有电容器的该些第三平板；以及

移除每一该间隙壁与每一该介电间隙壁的上部分。

29.如权利要求27所述的动态随机存取存储器阵列的制造方法，其中形成至少一导体层的步骤包括：

形成一第一导体层部分填入该些半导体柱间的间隙；

移除该第一导体层所暴露出的部分该共形介电层；

形成一绝缘间隙壁于第一导体层上的该些半导体柱的侧壁；

形成一第二导体层于该些半导体柱间以覆盖该些绝缘间隙壁的下部分；

移除该第二导体层所暴露出的每一该绝缘间隙壁的一部分，以形成一领绝缘层于每一该些半导体柱上；以及

形成一第三导体层于该些半导体柱间及该领绝缘层与该第二导体层上。

30.如权利要求23所述的动态随机存取存储器阵列的制造方法，其中在每一该些存储单元中，该第二平板的一上部分直接接触该半导体柱。

31.如权利要求23所述的动态随机存取存储器阵列的制造方法，其中形成该些垂直晶体管的步骤包括：

以一第一绝缘材料层部分填入该些半导体柱间的间隙，以覆盖该些电容器；

形成一垂直晶体管的一栅极结构于该第一绝缘层上的每一该些半导体柱的侧壁，且该栅极结构包括一栅极电极及位于该半导体柱与该栅极电极之间的一栅绝缘层；

形成一垂直晶体管的一第一掺杂区于每一该些半导体柱的侧壁内，该第一掺杂区耦接相同的该半导体柱的侧壁上的该电容器；以及

形成一垂直晶体管的一第二掺杂区于每一该些半导体柱的上部分。

32.如权利要求31所述的动态随机存取存储器阵列的制造方法，其中形成该栅极结构的步骤包括：

形成一栅极绝缘层于该第一绝缘材料层上方的每一该些半导体柱的侧壁；

形成一导体层于该些半导体柱之间与该第一绝缘材料层上，该第一导体层具有一上表面低于该些半导体柱的上表面；

形成一掩模间隙壁于该导体层上方的每一该些半导体柱的侧壁；

形成一掩模层，该掩模层包括于该半导体基底上的多个线性图案，其中每一该些线性图案跨过在同一行的该些半导体柱；以及

以该掩模间隙壁与该掩模层作为一掩模，蚀刻该导体层，以形成一栅极于每一该些半导体柱的侧壁上，其中在同一行的该些半导体柱上的该些栅极藉由在相同行的半导体柱间的该导体层连接以形成一栅极线。

33.如权利要求32所述的动态随机存取存储器阵列的制造方法，还包括在形成该些位元线之后，形成多条字元线于基底上方，其中每一该些字元线交错形成于该些位元线上方，并藉由至少一接触窗电连接一相对应的栅极线，该接触窗位于该相对应行的该些半导体柱间。

34.如权利要求33所述的动态随机存取存储器阵列的制造方法，其中形成该些字元线的步骤包括：

形成一介电层于该基底上，且覆盖该些位元线；以及

形成至少一贯穿该介电层的接触窗与位于该介电层上的一字元线，该字元线电连接该栅极线，其中该接触窗与在相同行的两该些半导体柱的该导体层直接接触。

35.如权利要求34所述的动态随机存取存储器阵列的制造方法，其中：

每一该些位元线有一顶盖层形成于其上；以及

该方法还包括：

于该介电层形成之前，形成一保护间隙壁于每一对位元线与该顶盖层侧壁。

36.如权利要求34所述的动态随机存取存储器阵列的制造方法，其中该接触窗与该字元线利用一镶嵌工艺所形成。

37.如权利要求31所述的动态随机存取存储器阵列的制造方法，其中在每一该些存储单元上，该半导体柱的侧壁的该第一掺杂区藉由从该第二平板的一上部分掺杂扩散而成，其中该第二平板的该上部分直接接触该半导体柱。

38.如权利要求31所述的动态随机存取存储器阵列的制造方法，其中每一该些位元线形成直接接触在同一列的该些晶体管的该些第二掺杂区。

39.如权利要求38所述的动态随机存取存储器阵列的制造方法，其中于每一该些位元线形成之前，该些半导体柱间的间隙以一第二绝缘材料层填满，且覆盖该些晶体管。

40.如权利要求23所述的动态随机存取存储器阵列的制造方法，还包括于形成该些位元线之后，形成多条字元线于该基底上方，其中每一该些字元线与同一行的该些垂直晶体管耦接。

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