CN1309041C - 内存组件的位线与位线接触窗的制造方法 - Google Patents
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Abstract
一种内存组件的位线与位线接触窗的制造方法，此方法是先在衬底上形成导电层，并覆盖栅极结构，然后以化学机械研磨法研磨导电层，直到栅极结构的顶盖层暴露出来。随后，移除部分导电层，而保留下其中两相邻栅极结构之间的导电层，以形成位线接触窗。接着，在衬底的上方形成位线，其中位线是与位线接触窗电性接触。在本发明中，由于所形成的位线接触窗尺寸较小，因此可以改善位线接触窗与邻近的位线会产生短路的问题。
Description
技术领域
本发明是有关于一种半导体组件的制造方法，且特别是有关于一种动态随机存取内存的位线与位线接触窗的制造方法。
背景技术
内存，顾名思义便是用以储存资料或数据的半导体组件。在数字资料的储存上，我们通常习惯以位(Bit)来表示内存的容量。内存内每个用以储存资料的单元则称为记忆胞(Cell)。而记忆胞在内存内，得以数组的方式排列，每一个行与列的组合代表一个特定的记忆胞地址。其中，列于同行或是同列的数个记忆胞是以共同的导线加以串接。而动态随机存取内存是一种利用电容器的带电荷及不带电荷来储存二进制数据的内存组件。一个电容器代表一个记忆位，对于其储存的二进制数据「0」或「1」分别代表电容器「带电荷」或「不带电荷」的状态。同样的，在动态随机存取内存中同行或是同列的数个记忆胞也是以共同的导线加以串接，其中将相同一行(或相同一列)的记忆胞串接的导电称为字符线，而与数据的传输有关的导线称为位线。
图1所示，其绘示为习知动态随机存取内存组件中位线与位线接触窗的剖面示意图。
请参照图1，习知内存组件包括配置在一个衬底100上的数个栅极结构108，其中每一个栅极结构108具有一个栅介电层102、一个栅极导电层104以及一个顶盖层106。且在栅极结构108的侧壁还形成有间隙壁110。在衬底100上是配置有一个介电层112，覆盖栅极结构108，且在介电层112中是形成有一个位线接触窗114。其中，此位线接触窗114一般是以自行对准接触窗工艺所形成的。而在介电层112上则形成有一个位线116，其中位线116是与位线接触窗114电性接触。
由于习知内存组件的位线接触窗114是以自行对准接触窗工艺所形成的，因此位线接触窗114的顶部面积通常会较为宽大。
请参照图2，其是为图1的上视图，位线116是横跨于栅极结构108的上方，而位线接触窗114是位于位线116底下的相邻二栅极结构108之间。由于位线接触窗114的尺寸较大，因此位线接触窗114与位线116之间的距离“a”会小于两位线116之间的距离“b”。倘若工艺有些许变异而造成偏移，就容易造成位线接触窗114与邻近的位线116短路。
发明内容
因此本发明的目的就是提供一种内存组件的位线与位线接触窗的制造方法，以解决习知位线接触窗容易与邻近的位线产生短路的问题。
本发明提出一种内存组件的位线与位线接触窗的制造方法，此方法是首先提供一个衬底，其中衬底上已形成有数个栅极结构，且每一个栅极结构具有一个栅介电层、一个栅极导电层、一个顶盖层，而且每一个栅极结构的侧壁还包括形成有一个间隙壁。接着在衬底上形成一个阻挡层，覆盖栅极结构，之后移除其中两栅极结构之间的阻挡层，以使该处的衬底暴露出来。随后，在衬底上沉积一层导电层，覆盖栅极结构，其中导电层的材质例如是经掺杂的多晶硅。之后以化学机械研磨法平坦化此导电层，直到栅极结构的顶盖层暴露出来。然后，将部分导电层移除，而保留下其中两栅极结构之间的导电层，以形成一个位线接触窗。接续，在衬底上形成一个介电层，覆盖栅极结构，之后平坦化此介电层，直到栅极结构的顶盖层暴露出来。随后，在衬底的上方形成一个停止层，覆盖介电层与栅极结构，并暴露出位线接触窗。之后，在停止层上形成一个第一介电层，并在第一介电层中形成一道沟渠，此沟渠是暴露出位线接触窗。然后，在沟渠内填入导电材料层，以形成一个位线。其中，位线是与位线接触窗电性连接，而且所形成的位线接触窗的尺于是与位线的宽度相等。
本发明提出一种内存组件的制造方法，此方法是首先提供一个衬底，其中衬底具有一个记忆胞区以及一个周边电路区。接着，在记忆区中形成数个栅极结构，其中每一个栅极结构具有一个栅介电层、一个栅极导电层、一个顶盖层，且在栅极结构的侧壁还形成有一间隙壁。之后在衬底上形成一个阻挡层，覆盖栅极结构，然后移除其中二栅极结构之间的阻挡层，以使该处的衬底暴露出来。随后，在衬底上沉积一层导电层，覆盖栅极结构，其中导电层的材质例如是经掺杂的多晶硅。之后以化学机械研磨法平坦化此导电层，直到栅极结构的顶盖层暴露出来。接续，将部分导电层移除，而保留下其中两栅极结构之间的导电层，以形成一个位线接触窗。之后，在衬底上形成一个介电层，覆盖栅极结构，然后再平坦化此介电层，直到栅极结构的顶盖层暴露出来。接着，在衬底上形成一个停止层，覆盖介电层与栅极介电层，暴露出位线接触窗。之后，在停止层上形成一个第一介电层，并且在第一介电层中形成一道沟渠，暴露出位线接触窗。然后，在周边电路区的介电层中形成一个开口，暴露出衬底。之后，于沟渠与开口内填入导电材料，以形成一个位线以及一个接触窗。其中，位线是与记忆胞区中的位线接触窗电性连接，且位线也与周边电路区中的接触窗电性连接，而且所形成的位线接触窗的尺寸是与位线的宽度相等。
由于本发明所形成的位线接触窗的尺寸较习知位线接触窗小，因此可以改善位线接触窗与邻近的位线之间容易产生短路的问题。
此外，由于本发明在位线的底下还形成有一个停止层，此停止层可以确保记忆底组件上的位线的厚度能均匀一致。
再者，由于本发明的内存组件的周边电路区中的接触窗开口是在形成沟渠之后才在沟渠的底下定义出的，因此其深宽比较低，而有较容易形成的优点。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一个较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是习知内存组件中位线与位线接触窗的剖面示意图；
图2是图1的上视图；
图3A至图3I是依照本发明一个较佳实施例的内存组件中位线与位线接触窗的制造流程剖面示意图；以及
图4是图3I的记忆胞区的上视图。
符号说明
100、200：衬底
102、202：栅介电层
104、204：栅极导电层
106、206：顶盖层
108、208：栅极结构
110、210：间隙壁
112、218、222：介电层
114、216a：位线接触窗
116、226：位线
a、b、c、d：距离
212、212a：阻挡层
214、217：光致抗蚀剂层
216：导电层
220、220a：停止层
224：沟渠
225：开口
228：接触窗
230：记忆胞区
240：周边电路区
具体实施方式
图3A至图3I所示，其绘示是依照本发明一个较佳实施例的内存组件的位线与位线接触窗的制造流程剖面示意图。
请参照图3A，首先提供一个衬底200，其中衬底200具有一个记忆胞区230以及一个周边电路区240。接着，在记忆胞区230中形成数个栅极结构208，其中每一个栅极结构208具有一个栅介电层202、一个栅极导电层204以及一个顶盖层206，且在栅极结构208的侧壁还包括形成有间隙壁210。在一个较佳实施例中，栅介电层的材质202例如是氧化硅，栅极导电层204的材质例如是多晶硅，顶盖层206的材质例如是氮化硅，而间隙壁210的材质例如是氮化硅。
接着，在衬底200上形成一个阻挡层212，共形的覆盖在栅极结构208与衬底200的表面上。在一个较佳实施例中，阻挡层212的材质例如是氮化硅。之后，在衬底200上形成一个图案化的光致抗蚀剂层214，光致抗蚀剂层214是暴露出其中两相邻的栅极结构208之间，即预定形成位线接触窗之处。然后，以光致抗蚀剂层214为掩膜，移除未被光致抗蚀剂层214覆盖的阻挡层212，而图案化后的阻挡层212a是暴露出预定形成位线接触窗处的衬底200(如图3B所示)。
随后，将光致抗蚀剂层214移除，再在衬底200上形成一个导电层216，覆盖栅极结构208。在一个较佳实施例中，导电层216的材质例如是经掺杂的多晶硅。特别值得一提的是，倘若是使用经掺杂的多晶硅作为导电层216的材质，经掺杂的多晶硅中的掺杂物会于工艺过程中扩散至衬底200中，而形成浅掺杂区217。如此一来，衬底200表面有被阻挡层212a覆盖的处就不会有掺杂物扩散于其中，而预定形成位线接触窗之处(在先前步骤已将该处的阻挡层移除)的衬底200中，则会形成有浅掺杂区217。
之后，请参照图3C，对导电层216进行一个平坦化步骤，直到栅极结构208上方的阻挡层212a或栅极结构208的顶盖层206暴露出来。其中，此平坦化步骤例如是进行一个化学机械研磨工艺。
接着，在导电层216上形成另一个图案化的光致抗蚀剂层217，覆盖住预定形成位线接触窗处的导电层216。之后，以光致抗蚀剂层217为掩膜进行一个蚀刻工艺，以移除未被光致抗蚀剂层217覆盖的导电层216，而形成一个位线接触窗216a(如图3D所示)。换言之，保留下的导电层216即为位线接触窗216a。
请参照图3E，将光致抗蚀剂层217移除，然后在衬底200上形成一个介电层218，介电层218的表面是与栅极结构208的顶盖层206的表面共平面。其中，介电层218的材质例如是硼磷硅玻璃(BPSG)等氧化硅材质，而形成介电层218的方法例如是在衬底200上沉积一个介电材料层(未绘示)，覆盖栅极结构与位线接触窗216a之后，再利用一个化学机械研磨法研磨介电材料层，直到栅极结构208的顶盖层206与位线接触窗216a暴露出来。
接着，在衬底200的上方形成一个停止层220，覆盖介电层218、栅极结构208与位线接触窗216a。在一个较佳实施例中，停止层220的材质例如是氮化硅或氮氧化硅。
请参照图3F，利用一个光刻工艺以及一个蚀刻工艺以图案化停止层220，而形成停止层220a，其中停止层220a是暴露出位线接触窗216a。之后，请参照图3G，在停止层220a上沉积另一个介电层222，其中介电层222与停止层220a之间具有高蚀刻选择比，换言之，停止层220a的蚀刻速度是低于介电层222的蚀刻速率。在一个较佳实施例中，介电层222的材质例如是氧化硅。
请参照图3H，利用一个光刻工艺以及一个蚀刻工艺图案化介电层222，以在介电层222中形成沟渠图案224，且沟渠224是暴露出位线接触窗216a。在此，由于介电层222的底下是配置有停止层220a上，因此，此蚀刻步骤会自动停止在停止层220a上，如此，便能确保每一道沟渠224的深度以及沟渠224中的每一处的深度均一致。
之后，利用另一个光刻工艺以及蚀刻工艺移除周边电路区240中位于沟渠224底下的部分停止层220a、介电层218以及阻挡层212a，而形成开口225。
请参照图3I，在沟渠224内填入导电材料层，并同时在开口225内填入此导电材料层，而分别形成位线226与接触窗228，其中位线226是与记忆胞区230中的位线接触窗216a，且也与周边电路区240中的接触窗228电性接触。在此，位线226与接触窗228的材质例如是金属钨，且形成位线226与接触窗228的方法例如是先于衬底200的上方沉积一层金属钨，并填入沟渠224与开口225内之后，再以化学机械研磨法研磨此金属钨层，直到介电层222暴露出来。
请参照图4，其是上述的结构在记忆胞区的上视图。位线226是横跨于栅极结构208的上方，且位线226之间是填有介电层222。特别是，位于位线226底下的位线接触窗216a其尺寸是与位线226的宽度相等，换言之，位线接触窗216a与邻近的位线226之间的距离“c”与两位线226之间的距离“d”相等。因此，本发明的位线接触窗216a的尺寸相较于习知的位线接触窗的尺寸要小，如此，位线接触窗216a与邻近的位线226之间产生短路的问题便可以获得改善。
综合以上所述，本发明具有下列优点：
1.由于本发明所形成的位线接触窗的尺寸较习知位线接触窗小，因此可以改善位线接触窗与邻近的位线之间容易产生短路的问题。
2.由于本发明在位线的底下还形成有一个停止层，此停止层可以确保记忆底组件上的位线的厚度能均匀一致。
3.由于本发明的内存组件的周边电路区中的接触窗开口是在形成沟渠之后才在沟渠的底下定义出的，因此其深宽比较低，而有较容易形成的优点。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些少许的更动与润饰，因此本发明的保护范围当视上述的权利要求所界定的范围为准。
Claims (18)
1.一种内存组件的位线与位线接触窗的制造方法，其特征在于包括：
提供一个衬底，该衬底上已形成有多个栅极结构，其中每一个所述栅极结构具有一个栅介电层、一个栅极导电层、一个顶盖层，且每一个所述栅极结构的侧壁是形成有一个间隙壁；
在该衬底上形成一个导电层，覆盖所述栅极结构；
平坦化该导电层，直到所述栅极结构的该顶盖层暴露出来；
移除部分该导电层，而保留下其中两个所述栅极结构之间的该导电层，以形成一个位线接触窗；
在该衬底上形成一个介电层，覆盖所述栅极结构与该位线接触窗；
平坦化该介电层，直到所述栅极结构的该顶盖层与该位线接触窗暴露出来；以及
在该介电层上形成一个位线，其中该位线是与该位线接触窗电性连接。
2.如权利要求1所述的内存组件的位线与位线接触窗的制造方法，其中在该介电层上形成该位线之前，更包括先在该介电层上形成一个停止层，其中该停止层是暴露出该位线接触窗。
3.如权利要求1所述的内存组件的位线与位线接触窗的制造方法，其中在该衬底上形成该导电层之前更包括：
在该衬底与所述栅极结构的表面上形成一个阻挡层；以及
移除其中两个所述栅极结构之间的该阻挡层，暴露出该衬底表面。
4.如权利要求1所述的内存组件的位线与位线接触窗的制造方法，其中在该介电层上形成该位线的步骤包括：
在该介电层上形成一个第一介电层；
在该第一介电层中形成一道沟渠，该沟渠是暴露出该位线接触窗；以及
在该沟渠内填入导电材料，以形成该位线。
5.如权利要求1所述的内存组件的位线与位线接触窗的制造方法，其中平坦化该导电层的方法包括化学机械研磨法。
6.如权利要求1所述的内存组件的位线与位线接触窗的制造方法，其中平坦化该介电层的方法包括化学机械研磨法。
7.如权利要求1所述的内存组件的位线与位线接触窗的制造方法，其中所形成的该位线接触窗的尺寸是与该位线的宽度相等。
8.如权利要求1所述的内存组件的位线与位线接触窗的制造方法，其中该位线接触窗的材质包括经掺杂的多晶硅。
9.如权利要求1所述的内存组件的位线与位线接触窗的制造方法，其中该位线的材质包括金属钨。
10.一种内存组件的制造方法，包括：
提供一个衬底，该衬底具有一个记忆胞区以及一个周边电路区；
在该记忆区中形成多个栅极结构，其中每一所述栅极结构具有一个栅介电层、一个栅极导电层以及一个顶盖层，且在每一所述栅极结构的侧壁还形成有一个间隙壁；
在该衬底上形成一个导电层，覆盖所述栅极结构；
平坦化该导电层，直到所述栅极结构的该顶盖层暴露出来；
移除部分该导电层，而保留下其中两个所述栅极结构之间的该导电层，以形成一个位线接触窗；
在该衬底的上方形成一个介电层，覆盖所述栅极结构与该位线接触窗；
平坦化该介电层，直到所述栅极结构的该顶盖层与该位线接触窗暴露出来；
在该介电层上形成一个位线，并同时在该周边电路区中的该介电层中形成一个接触窗，其中该位线是与该位线接触窗以及该接触窗电性连接。
11.如权利要求10所述的内存组件的制造方法，其中在该介电层上形成该位线之前更包括在该介电层上形成一个停止层，该停止层是暴露出该位线接触窗。
12.如权利要求10所述的内存组件的制造方法，其中在该衬底上形成该导电层之前更包括：
在该衬底与所述栅极结构的表面上形成一个阻挡层；以及
移除其中两个所述栅极结构之间的该阻挡层，暴露出该衬底表面。
13.如权利要求10所述的内存组件的制造方法，其中平坦化该导电层的方法包括化学机械研磨法。
14.如权利要求10所述的内存组件的制造方法，其中平坦化该介电层的方法包括化学机械研磨法。
15.如权利要求10所述的内存组件的制造方法，其中所形成的该位线接触窗的尺寸是与该位线的宽度相等。
16.如权利要求10所述的内存组件的制造方法，其中形成该位线与该接触窗的步骤包括：
在该衬底上形成一个第一介电层，覆盖该介电层、该位线接触窗与所述栅极结构；
在该第一介电层中形成一道沟渠，该沟渠是暴露出该位线接触窗；
在该周边电路区中该沟渠底下该介电层中形成一个开口，该开口是暴露出该衬底；以及
在该沟渠与该开口内填入导电材料层，以形成该位线与该接触窗。
17.如权利要求10所述的内存组件的制造方法，其中该位线接触窗的材质包括经掺杂的多晶硅。
18.如权利要求10所述的内存组件的制造方法，其中该位线的材质包括金属钨。
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| US5198386A (en) * | 1992-06-08 | 1993-03-30 | Micron Technology, Inc. | Method of making stacked capacitors for DRAM cell |
| US5910017A (en) * | 1996-02-21 | 1999-06-08 | Texas Instruments Incorporated | Increasing uniformity in a refill layer thickness for a semiconductor device |
| JP2003078051A (ja) * | 2002-06-26 | 2003-03-14 | Sony Corp | 不揮発性半導体記憶装置 |
| CN1427481A (zh) * | 2001-12-17 | 2003-07-02 | 世界先进积体电路股份有限公司 | 堆迭式闸极快闪记忆元件 |
| CN1437221A (zh) * | 2002-02-06 | 2003-08-20 | 台湾积体电路制造股份有限公司 | 嵌入式动态随机存取内存的整合自行对准金属硅化物闸极的制造方法 |
-
2003
- 2003-10-13 CN CNB2003101002523A patent/CN1309041C/zh not_active Expired - Lifetime
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| JP2003078051A (ja) * | 2002-06-26 | 2003-03-14 | Sony Corp | 不揮発性半導体記憶装置 |
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| CN1607655A (zh) | 2005-04-20 |
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