CN1437221A - 嵌入式动态随机存取内存的整合自行对准金属硅化物闸极的制造方法 - Google Patents
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Abstract
一种嵌入式动态随机存取内存的整合自行对准金属硅化物闸极的制造方法，于半导体基底上依序形成闸极氧化层、第一复晶硅层、第一遮蔽层及第一硬罩幕层并定义形成闸极结构；于半导体基底上形成源/汲极；于半导体基底上形成第二遮蔽层、衬垫层及第一绝缘层以覆盖闸极结构及源/汲极并定义形成电容器接触开口及位线接触开口；于电容器接触开口及此线接触开口沉积半球形晶粒复晶硅层、介电质层及第二复晶硅层；定义第二复晶硅层以作为电容器上极板；去除第一绝缘层、部分衬垫层、部分第二遮蔽层、第一硬罩幕层及第一遮蔽层以露出此第一复晶硅层的表面；于第一复晶硅层及第二复晶硅层的表面形成金属硅化物；于半导体基底上形成第二硬罩幕层及第二绝缘层；形成钨接触插塞，其穿过内介电层及第二硬罩幕层与位线电性连接。
Description
技术领域
本发明是有关于一种半导体的制造方法，特别是有关于一种整合金属硅化物闸极(SalicideGate)和自行对准接触(SelfAlignContact；SAC)制程应用于嵌入式动态随机存取内存(EmbeddedDRAM)的制造方法。
背景技术
在传统的嵌入式动态随机存取内存制程，常使用自行对准接触制程去缩小晶胞尺寸，并防止硅化钨(WSix)闸极短路于自行对准接触插塞。由于硅化钨的电阻值高于自行对准金属硅化物闸极，所以在传统做法，需利用金属导线(metal strapping)去缩小闸极的时间延迟。在许多制程应用上，如能兼容于半导体逻辑元件制程的嵌入式内存制程，是使用自我对准金属硅化物闸极去改善闸极阻值，但是，这种结构设计总是不能有效地缩小晶胞尺寸，因为这种设计需要保留充足的闸极与源/汲极接触的间距，以避免源/汲极接触与闸极短路。
以下将简述传统的内存制程及其技术缺失。首先，参阅图1所示，为电容器在位线之上的内存结构的剖面图，其显示半导体基底10形成有多数个浅沟槽隔离元件STI，在半导体基底10上形成有包含闸极G1、G2、G3、G4，以及n型离子源极/汲极12a、12b、12c的电晶体，接着形成一氮化硅衬底层11。
其中，上述闸极G1、G2、G3、以及G4是由复晶硅层16、硅化钨层(WSix)18、氮化硅遮蔽层20、氮化硅侧壁层14所构成。而源极/汲极12b与12c上方分别形成有n型离子掺杂复晶硅垫22b、22c，以利后续接触孔的形成。再者，掺杂复晶硅垫22b、22c上方分别形成有复晶硅层26与硅化钨28构成的位线，以及下电极34、介电质层36、与上电极38所构成的电容器C。而且，图1显示半导体基底10上是形成有三层绝缘层24、33、40。
图2所示为电容器在位线之下的内存结构的剖面图，其显示半导体基底10形成有多数个浅沟槽隔离元件STI，在半导体基底10上形成有包含闸极G1、G2、G3、G4，以及n型离子源极/汲极12a、12b、12c的电晶体，接着形成一氮化硅衬底层11。
其中，上述闸极G1、G2、G3、以及G4是由复晶硅层16、硅化钨层(WSix)18、氮化硅遮蔽层20、氮化硅侧壁层14所构成。而源极/汲极12b与12c上方分别形成有n型离子掺杂复晶硅垫22b、22c，以利后续接触孔的形成。再者，掺杂复晶硅垫22b、22c上方分别形成有复晶硅层26与硅化钨28构成的位线，以及下电极34、介电质层36与上电极38所构成的电容器C。而且，图2显示半导体基底10上是形成有三层绝缘层24、33、40。
图3所示为电容器自行对准的内存结构的剖面图，其显示半导体基底10形成有多数个浅沟槽隔离元件STI，在半导体基底10上形成有包含闸极G1、G2、G3、G4，以及n型离子源极/汲极12a、12b、12c的晶体管，接着形成一氮化硅衬底层11。
其中，上述闸极G1、G2、G3、以及G4是由复晶硅层16、硅化钨层(WSix)18、氮化硅遮蔽层20及氮化硅侧壁层14所构成。而下电极34、介电质层36与上电极38构成电容器C。其主要缺陷在于：
当上述传统的内存细胞元制程，在自行对准接触步骤而蚀刻氮化硅衬底层11时，亦会蚀刻到氮化硅遮蔽层20及氮化硅侧壁层14，影响隔离效果，基底亦受损害，使得漏电流产生；且以氮化硅作为遮蔽层会形成大的寄生电容。
前述的缺点使得元件要再更缩小尺度显得困难，尤其是在深次微米的世代中，只允许更小尺寸的线宽及高深宽比，若无新制程技术的突破，将使得优良率难以提升，且无法达到经济规模的产量。
发明内容
本发明的目的是提供一种嵌入式动态随机存取内存的整合自行对准金属硅化物闸极的制造方法，克服现有技术的缺陷，有效地整合金属硅化物闸极和自行对准接触制程，使得可以很容易地与逻辑元件制程相结合，而不必转换多余的制程，即能制作嵌入式内存，达到缩减制程和缩小嵌入式内存的尺寸的目的。
本发明的目的是这样实现的：一种嵌入式动态随机存取内存的整合自行对准金属硅化物闸极的制造方法，适用于一半导体基底，首先于此半导体基底上依序形成闸极氧化层、第一复晶硅层、第一遮蔽层及第一硬罩幕层。接着，定义此闸极氧化层、此第一复晶硅层、此第一遮蔽层及此第一硬罩幕层以形成一闸极结构。然后，于此半导体基底上形成源/汲极。其次，于此半导体基底上形成一第二遮蔽层、一衬垫层及一第一绝缘层以覆盖此闸极结构及此源/汲极。之后，定义此第二遮蔽层、此衬垫层及此第一绝缘层以形成电容器接触开口及位线接触开口。其次，于此电容器接触开口及此位线接触开口沉积一半球形晶粒复晶硅(HSG)层、一介电质层及一第二复晶硅层。接着，定义此第二复晶硅层以作为电容器上极板。其次，去除此第一绝缘层、部分此衬垫层、部分此第二遮蔽层、此第一硬罩幕层及此第一遮蔽层以露出此第一复晶硅层的表面。之后，于此第一复晶硅层及此第二复晶硅层的表面形成金属硅化物。再者，于此半导体基底上形成一第二硬罩幕层及一第二绝缘层。最后，形成钨接触插塞，其穿过此内介电及层此第二硬罩幕层而与此位线电性连接。
下面结合较佳实施例配合附图详细说明。
附图说明
图1-图3为传统技术的各种内存结构的剖面示意图。
图4-图11为本发明的制造方法的流程剖面示意图。
具体实施方式
图4-图11为本发明较佳实施例的嵌入式动态随机存取内存的整合自行对准金属硅化物闸极的制造方法的流程剖面示意图。
首先，参阅图4所示，显示半导体基底100形成有多数个浅沟槽隔离元件STI(shallow trench isolation)，首先是在半导体基底100上依序形成一闸极氧化层102、一第一复晶硅层104、一第一遮蔽层106及第一硬罩幕层108。其中，第一遮蔽层106可以为四乙氧基硅烷(TEOS)氧化物层，第一硬罩幕层108可以为氮化硅层或氮氧化硅层。
接着，参阅图5所示，定义闸极氧化层102、第一复晶硅层104、第一遮蔽层106及第一硬罩幕层108以形成一闸极结构。例如，以微影及蚀刻制程定义闸极氧化层102、第一复晶硅层104、第一遮蔽层106及第一硬罩幕层108以形成闸极结构及露出预定作为源/汲极区域。
之后，参阅图5所示，于半导体基底100上形成源/汲极。例如，掺杂半导体基底100上预定作为源/汲极区域，以形成源/汲极110。
再者，参阅图6所示，于半导体基底100上形成一第二遮蔽层112、一衬垫层114及一第一绝缘层116以覆盖闸极结构及源/汲极。其中，第二遮蔽层112可以为四乙氧基硅烷(TEOS)氧化物层，衬垫层114可以为氮化硅层或氮氧化硅层，第一绝缘层116可以为氧化物层。
参阅图6所示，定义第二遮蔽层112、衬垫层114及第一绝缘层116以形成电容器接触开口118及位线接触开口120。例如，以微影及蚀刻制程定义第二遮蔽层112、衬垫层114及第一绝缘层116，以形成接触开口。
然后，参阅图7所示，于电容器接触开口118及位线接触开口120沉积一半球形晶粒复晶硅(Hemi-Spherical Grain；HSG)层122、一介电质层124及一第二复晶硅层。例如，利用低压化学气相沉积法沉积一半球形晶粒复晶硅层填入接触开口，再涂布光阻层，再使用化学机械研磨(CMP)以形成电容器下极板。去除光阻层后再形成介电质层，要形成介电质层可先沉积氮化硅层，再氧化成为氮氧化硅层。再利用低压化学气相沉积法沉积一第二复晶硅层，然后，定义第二复晶硅层，以作为电容器C的上极板126及位线BL的复晶硅插塞127。电容器C是包括下极板122、介电质层124及上极板126，下极板122与上极板126间是以介电质层124来绝缘隔离。
再者，参阅图8所示，去除第一绝缘层116、部分衬垫层114、部分第二遮蔽层112、第一硬罩幕层108及第一遮蔽层106，以露出第一复晶硅层104的表面。例如，使用非等向性蚀刻制程分别去除部分第一绝缘层116、部分衬垫层114、部分第二遮蔽层112、第一硬罩幕层108及第一遮蔽层106。
然后，参阅图9所示，于第一复晶硅层104及第二复晶硅层126的表面形成金属硅化物128。金属硅化物的材质可以为硅化钛、硅化钨、硅化钴、硅化镍、硅化钼、硅化铂等。
其次，参阅图10所示，于半导体基底100上形成一第二硬罩幕层130及一第二绝缘层132。第二硬罩幕层130可以利用低压化学气相沉积法沉积一氮化硅层或氮氧化硅层。第二绝缘层132可以利用化学气相沉积法沉积一氧化硅层。
最后，参阅图11所示，定义第二绝缘层132及第二硬罩幕层130以及沉积一钨层，以形成电性连接位线的钨接触插塞134。例如，以微影及蚀刻制程定义第二绝缘层132及第二硬罩幕层130以形成接触插塞开口，再利用物理或化学气相沉积法沉积一钨层填入接触插塞开口，以形成电性连接位线的钨接触插塞134。图中标号136为电性连接字符线的钨接触插塞。
如上所述，依据本发明较佳实施例的嵌入式动态随机存取内存的整合自行对准金属硅化物闸极的制造方法，具有下列优点：
(1)使用自行对准金属硅化物可以有效降低字符线闸极的片电阻。
(2)本发明的制程方法可以很容易地与逻辑元件制程相结合，因而降低制造成本。
(3)使用自行对准接触制程，可以很容易有效地缩小内存晶胞尺寸大小。
(4)于施行自行对准接触制程步骤时，不会损害到其它隔离层，而影响隔离效果使得漏电流产生。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，所作更动与润饰，都属于本发明的保护范围之内。
Claims (10)
1、一种嵌入式动态随机存取内存的整合自行对准金属硅化物闸极的制造方法，其特征是：它包括下列步骤：
(1)于半导体基底上依序形成闸极氧化层、第一复晶硅层、第一遮蔽层及第一硬罩幕层；
(2)定义该闸极氧化层、第一复晶硅层、第一遮蔽层及第一硬罩幕层，以形成一闸极结构；
(3)于该半导体基底上形成源/汲极；
(4)于该半导体基底上形成第二遮蔽层、衬垫层及第一绝缘层，以覆盖该闸极结构及该源/汲极；
(5)定义该第二遮蔽层、衬垫层及第一绝缘层，以形成电容器接触开口及位线接触开口；
(6)于该电容器接触开口及位线接触开口沉积半球形晶粒复晶硅层、介电质层及第二复晶硅层；
(7)定义该第二复晶硅层，以作为电容器上极板；
(8)去除该第一绝缘层、部分衬垫层、部分第二遮蔽层、第一硬罩幕层及第一遮蔽层，以露出该第一复晶硅层的表面；
(9)于该第一复晶硅层及第二复晶硅层的表面形成金属硅化物；
(10)于该半导体基底上形成第二硬罩幕层及第二绝缘层；
(11)形成钨接触插塞，其穿过该内介电层及第二硬罩幕层，与该位线电性连接。
2、根据权利要求1所述的制造方法，其特征是：该第一硬罩幕层及该第二硬罩幕层为氮化硅层或氮氧化硅层。
3、根据权利要求1所述的制造方法，其特征是：该第一遮蔽层及该第二遮蔽层为四乙氧基硅烷氧化物层。
4、根据权利要求1所述的制造方法，其特征是：定义该闸极氧化层、该第一复晶硅层、该第一遮蔽层及该第一硬罩幕层，以形成一闸极结构是施行微影及蚀刻制程。
5、根据权利要求1所述的制造方法，其特征是：于该半导体基底上形成源/汲极是掺杂该半导体基底上预定作为源/汲极区域，以形成该源/汲极。
6、根据权利要求1所述的制造方法，其特征是：该衬垫层为氮化硅层或氮氧化硅层。
7、根据权利要求1所述的制造方法，其特征是：该第一绝缘层为氧化物层。
8、根据权利要求1所述的制造方法，其特征是：去除部分该第一绝缘层、部分该衬垫层、部分该第二遮蔽层、该第一硬罩幕层及该第一遮蔽层是通过非等向性蚀刻制程来施行。
9、根据权利要求1所述的制造方法，其特征是：形成该第二硬罩幕层是通过低压化学气相沉积制程来施行。
10、根据权利要求1所述的制造方法，其特征是：该金属硅化物是选自硅化钛、硅化钨、硅化钴、硅化镍、硅化钼或硅化铂的其中之一。
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Legal Events
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|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20050216 |
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| CX01 | Expiry of patent term |