CN1171285C - 半导体结构及其制造方法、存储单元阵列及其制造方法 - Google Patents
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Abstract
一种用于形成至晶体管阵列的源/漏区的源/漏接点的方法。该形成方法包括：在介质材料的区域的侧壁上形成隔离层；对一种刻蚀剂暴露栅氧化层的被露出的部分以除去栅氧化层的被露出的部分，该刻蚀剂以远高于对隔离层的刻蚀率刻蚀该栅氧化层；以及在该隔离层上形成导电性材料并与源/漏区接触。
Description
技术领域
本发明一般来说涉及半导体结构及其制造方法，更具体地说，涉及已减少了在与半导体相邻的电接点之间的电短路的结构和方法。
背景技术
如在现有技术中已知的那样，随着在半导体基体中的相邻器件之间的尺寸变得越来越小，在相邻接点之间的电短路的可能性增加了。例如，在动态随机存取存储器(DRAM)阵列中的无边界的位线接点由于在多晶硅(poly)的淀积之前进行的湿法清洗的缘故，遇到在金属上包围的电介质的大范围和不能控制的扩大的问题。更具体地说，参照图1、2A和3A，其中，示出在其制造的初始阶段中的DRAM阵列9。该阵列9在半导体基体、这里是单晶硅10中形成。这里，该阵列包括槽型电容器C作为存储元件。将每个存储电容器C导电性地连接到与该阵列9中的一个DRAM单元有关的CMOS晶体管T的漏(D)区上。该晶体管T在有源区11的各行中被形成。有源区的各行彼此通过浅槽隔离(STI)区13电隔离。该阵列包括字线WL的各列，该各列提供用于晶体管T的栅电极。这里，在每一行中的相邻的一对晶体管T共用一个共同的的源区S。要将该共同的源区S连接到DRAM阵列的位线上。如在图2A中所指出，在热生长栅氧化层12上形成在其共同行中的两个相邻晶体管T的栅电极叠层15，当然，图中的尺寸不是按比例的。
因此，DRAM单元的阵列包括多个被配置成半导体基体10的表面的被电隔离的有源区11的各行的晶体管T。该晶体管T具有栅叠层18，该栅叠层18被配置成横跨有源区11的各行和源/漏区、这里是源区S的各列，当然，在栅叠层18的各列的相邻对之间的有源区11的区域中，术语源和漏可交换地使用。还要指出，把栅氧化层12配置在硅基体10的整个表面上。这样，在栅叠层18(图1和图2A)的各列下的有源区11的部分上和在栅叠层18(图1和图3A)的各列之间的有源区11的部分上有栅氧化层12的部分。这里，该栅电极叠层15包括掺杂多晶硅的底层14、硅化钨的中间层16和氮化硅的顶层18以及氮化硅侧壁隔离层20。
现在参照图2B和3B，在图1、2A和3A中示出的结构的表面上形成氮化硅层32。其次，淀积金属上的电介质层34，一般是硼磷硅玻璃(BPSG)，对其进行热回流(reflow)，以充填任何间隙，使用化学机械抛光(CMP)进行平面化，以生成所示出的结构。当然，BPSG顶部表面可与以后的氮化硅的顶盖18对准，也可不与其对准。再者，为了改善回流，该BPSG具有较高的硼的量，以适应小尺寸器件的回流温度的要求。无论如何，最终淀积掺杂或不掺杂的氧化硅膜36作为垫层，以调节至下一个金属化层的距离。为了制造至由图1中的虚线37示出的源区的“自对准”的接点，涂敷光致抗蚀剂掩模38，并对其进行构图，使其具有在图2B和3B中示出的窗口39。应该指出，该窗口39的宽度W比栅电极叠层15(图2B)之间的间隙稍宽。利用干法刻蚀(例如，各向异性RIE)来刻蚀通过窗口39露出的氧化膜36、BPSG层34叠层的部分，以远高于光致抗蚀剂掩模38或氮化硅32的刻蚀率除去膜36中的二氧化硅和层34中的BPSG。这样，该刻蚀中止于氮化硅层32，如在图2C、3C中示出的那样。在图2C、3C中示出在除去掩模38之后的得到的结构。应该指出，因为氮化硅32的缘故，由刻蚀工艺形成的接点开口、或通路41沿有源区11(图1)的各行是自对准的，如图2C中所示；但是，开口41在正交方向(即，平行于待形成的字线的各列的方向，如图3C中所示)上不自对准。
其次，对光致抗蚀剂掩模38进行剥离，刻去氮化硅层32，将厚得多的氮化硅隔离层20稍微腐蚀一些，以生成图2D、3D中示出的结构。为了完成至源区S的电接触，必须除去栅电极叠层14之间的栅氧化层12的部分。在典型的情况下，使用稀释的氢氟酸(HF)刻蚀剂浸渍法，以便：(1)除去任何残留的材料，该材料可能由干法刻蚀而留下；(2)保证在栅电极叠层14之间的二氧化硅层全部被除去(即，露出硅10)。HF刻蚀以大于氮化硅的刻蚀率刻蚀二氧化硅。在图2E、3E中示出所得到的结构。应该指出，尽管氮化硅隔离层在稀释的氢氟酸浸渍期间内提供了对于栅电极叠层14的保护，但因为没有氮化硅隔离层的缘故，该浸渍沿垂直方向(即，平行于字线的各列的方向)侵入(即，刻去)BPSG层14的部分和二氧化硅36，如图3D、3E中所示。随着在BPSG中的硼的量增加以适应小尺寸器件的回流温度的要求，该BPSG的刻去也增加。这样，BPSG层34和二氧化硅的宽度W’大大减少了。
其次，将导电性材料层40涂敷到在图2E、3E中示出的结构的表面上，然后，对其进行平面化，以生成至源区S的位线接点(图2F)。但是，应该指出，在图3F中，宽度W’(图3E)的减少增加了相邻位线BL之间的电短路的可能性，如图3F中所示。
如在现有技术中已知的那样，如果导电性材料40是掺杂多晶硅(即，poly)，则不需要在硅10中以注入方式提供掺杂剂，即，在采用掺杂多晶硅的情况下，不需要硅中的掺杂剂来提供在掺杂多晶硅与硅之间的欧姆接触。但是，如果导电性材料40是金属，则为了实现欧姆接触，需要硅10中的掺杂剂。但是，使用离子注入来提供这些掺杂区需要热退火步骤来激活该被注入的离子。但是，该热退火也使掺杂剂扩散，这一点可能对具有小尺寸的器件的器件特性产生有害的影响。还有，多晶硅也能很好地充填高的高宽比(aspect ratio)的孔，但是，与金属相比，多晶硅的缺点是其电阻较高。
发明内容
按照本发明的一个方面，提供一种用于形成半导体结构的方法。该方法包括：在半导体基体上形成第1电介质；在该第1电介质上形成第2电介质；在该第2电介质上形成第3电介质；形成穿过该第3电介质的被选择的部分的通路以露出下面的该第2电介质的部分；形成穿过该第2电介质的被露出的部分的通路以露出下面的该第1电介质的部分；在该通路的侧壁上形成隔离层，这种隔离层由这样的材料构成，该材料对于一种刻蚀剂的刻蚀率远比该第1材料对于所述刻蚀剂的刻蚀率小；以及使该刻蚀剂与该隔离层和该第1电介质的被露出的部分接触，以除去该第1电介质的被露出的部分。
按照本发明的另一个方面，提供一种用于形成至晶体管阵列的源/漏区的源/漏接点的方法。该方法包括提供在半导体基体的表面上具有栅氧化层的半导体基体。该栅氧化层在该半导体基体中的有源区上延伸。在该栅氧化层上以横跨该有源区的各行的列的方式设置了栅叠层。在该被提供的半导体基体的表面上淀积介质材料。穿过该介质材料在被设置在栅叠层的各列之间的有源区的部分中的源/漏区上刻蚀通路。在栅叠层的各相邻列的部分上形成这种通路的侧壁的第1部分并在栅叠层的各相邻列之间形成这种通路的侧壁的第2部分。该通路在源/漏区上露出该栅氧化层的部分。在该通路中形成源/漏接点，该形成工艺包括：在介质材料的区域的侧壁上形成隔离层；对一种刻蚀剂暴露该栅氧化层的被露出的部分以除去该栅氧化层的被露出的部分，该刻蚀剂以远高于对隔离层的刻蚀率刻蚀该栅氧化层；以及在该隔离层上形成导电性材料和与源/漏区接触。
在一个实施例中，栅叠层的各列具有氮化硅侧壁隔离层。该介质材料包括氧化物。该隔离层是不同于氧化物的材料，具有抗用于刻蚀氧化物的刻蚀剂的性能。这样，当穿过在待形成源/漏接点的区域上的介质材料形成该通路时，必须除去该栅氧化层的被露出的部分。这样，该通路露出该栅氧化层的部分并离开隔离层、即介质材料，该介质材料也是氧化物。但是，该隔离层在该氧化物介质材料的侧壁上，并不被用于除去该栅氧化层的被露出的部分的刻蚀剂所刻蚀。这样，就不刻去介质材料。结果，该隔离层防止被配置在栅叠层的一对相邻列之间的相邻源/漏接点之间的介质材料的刻蚀，由此能使用掺硼的氧化物介质材料。
按照本发明的另一个方面，提供一种半导体结构，该结构具有多个晶体管，该多个晶体管以电隔离的半导体基体的表面的有源区的各行来配置。该晶体管具有以横跨有源区的各行和在栅叠层的各列的各相邻对之间的有源区中的源/漏区的各列来配置的栅叠层。在该半导体基体的表面上配置介质材料。该介质材料具有穿过该介质材料而被配置在该源/漏区上的通路。该通路的侧壁的第1部分被配置在该栅叠层的相邻列的部分上，该通路的侧壁的第2部分被配置在该栅叠层的相邻列之间。源/漏接点被配置在该通路中。该源/漏接点包括被配置在介质材料的区域的侧壁上的隔离层和被配置在该隔离层上并与源/漏区接触的导电性材料。
按照本发明的另一个方面，该隔离层在金属导体被用于源/漏接点时，提供对于被注入的离子粒子的掩蔽，该粒子用于提供掺杂的、对于源/漏区的欧姆接触。
按照本发明的另一个方面，该隔离层是导电性材料，以防止对于在该通路中的导电性材料的电阻的增加。
附图说明
通过下述的结合附图的详细的描述，本发明的其它特征和该发明本身将变得更加明显，其中：
图1、2A至2F和3A至3F是按照现有技术的在其制造中的不同阶段中的半导体结构的平面图和剖面图，图1示出在该制造中的第1步骤的该结构的平面图，图2A和3A是在该第1阶段中的该结构的剖面图，图2A是沿图1中的2A-2A线取的剖面图，图3A是沿图1中的3A-3A线取的剖面图，图2B至2F是在该结构的制造中的其后的阶段中的图2A的结构的图，图3B至3F是在该结构的制造中的其后的阶段中的图3A的结构的图；
图4A至图4C是对图2D中示出的半导体结构、在按照本发明的半导体的制造中的不同阶段中进行的制造步骤的剖面图；
图5A至图5C是对图3D中示出的半导体结构、在按照本发明的半导体的制造中的不同阶段中进行的制造步骤的剖面图；以及
图6A和图6B是对图4D中示出的半导体结构、在按照本发明的另一个实施例的半导体的制造中的不同阶段中进行的制造步骤的剖面图。
具体实施方式
现在再参照图2D和3D，代替使用HF浸渍来除去热生长二氧化硅层12，如以上关于图2E和3E已描述的那样，在图2D和3D中示出的结构上淀积导电性的、非氢氟酸能刻蚀的材料、例如掺杂多晶硅的共形(conformal)层。然后，使用各向异性的、例如反应离子刻蚀(RIE)来除去该共形层的水平地配置的部分，同时留下该层的垂直部分，由此，在二氧化硅层36、BPSG层34和氮化硅层20的侧壁上形成隔离层50。在图4A和5A中示出所得到的结构。当然，该隔离层50也可是任何其它的导电性材料，假定它不能在缓冲的氢氟酸或稀释的氢氟酸中被刻蚀，并且假定它能进行其后的热处理。它也应粘附到下面的电介质膜上，具有可接受的台阶覆盖性(step coverage)，和具有足够的均匀性作为薄膜被淀积。其它材料包括掺杂和非掺杂的多晶硅，或被溅射的非晶硅。
其次，使用以上关于图2E和3E已描述的HF浸渍来除去在图4A和5A中示出的栅氧化层12的被露出的部分。在4B和5B中示出所得到的结构。应该指出，没有BPSG 34和二氧化硅36的刻去(如图3E中所示)，这是因为这些层34、36被隔离层50掩蔽，从而不受氢氟酸的浸渍影响。在4B和5B中示出所得到的结构。
现在参照图4C和5C，在图中所示的结构的表面上淀积导电性材料54。图4C和4D中的材料54为掺杂多晶硅。应该指出，在下面的硅10中不需要进行掺杂。再者，隔离层50也是导电性的，故隔离层50变成导电性位线的一部分，由于隔离层50导致的接触孔的变窄不减少用于到达硅10的电接触的面积。
参照图6A和6B，示出另一个实施例。这里，使用金属来代替使用多晶硅材料54。更具体地说，在形成图4B中示出的结构后，对该结构进行离子注入，在图6A中用x’表示注入到被露出的硅10中的离子。应该指出，隔离层50提供了对注入的掩蔽效应，从而使离子从氮化硅隔离层20的边缘算起隔开距离Z。这里，使用钨作为导电性材料54。但是，因为钨不粘附到电介质阱上，故首先使用物理汽相淀积法淀积氮化钛的衬垫58。对于氮化钛衬垫58在高的高宽比的通路中的物理汽相淀积，台阶覆盖性受到限制。这里，应该指出，氮化钛衬垫58不需要到达该通路的底部，代之以，最终的钨54粘附到多晶硅侧壁隔离层52上，并将充填该通路的接触区域。
然后，对该结构进行退火以激活离子x，并扩散成为掺杂剂，从而提供掺杂的、欧姆接触区60。
其它的实施例在后附的权利要求的精神和范围内。
Claims (51)
1.一种用于形成半导体结构的方法，其特征在于，包括：
在半导体基体上形成第1电介质；
在该第1电介质上形成第2电介质；
在该第2电介质上形成第3电介质；
形成穿过该第3电介质的被选择的部分的通路以露出下面的该第2电介质的部分；
形成穿过该第2电介质的被露出的部分的通路以露出下面的该第1电介质的部分；
在该通路的侧壁上形成隔离层，这种隔离层由这样的材料构成，其中刻蚀剂对该材料的刻蚀率低于该刻蚀剂对所述第1电介质的刻蚀率；
使该刻蚀剂与该隔离层和该第1电介质的被露出的部分接触，以除去该第1电介质的被露出的部分；
形成穿过隔离层通路的电接点，该接点与该隔离层和该半导体基体的该露出的部分接触。
2.如权利要求1中所述的方法，其特征在于：
该第1电介质包括二氧化硅。
3.如权利要求2中所述的方法，其特征在于：
该第3材料包括掺硼的玻璃。
4.如权利要求2中所述的方法，其特征在于：
该第2电介质包括氮化硅。
5.如权利要求4中所述的方法，其特征在于：
该第3电介质包括掺硼的玻璃。
6.如权利要求5中所述的方法，其特征在于：
该隔离层包括硅。
7.如权利要求6中所述的方法，其特征在于：
包括形成穿过隔离层通路的电接点，该接点与该隔离层和该半导体基体的该露出的部分接触。
8.如权利要求7中所述的方法，其特征在于：
包括形成与该半导体基体的该露出的部分进行欧姆接触的接点。
9.如权利要求1中所述的方法，其特征在于：
包括形成与该半导体基体的该露出的部分进行欧姆接触的接点。
10.一种用于形成至晶体管阵列的源/漏区的源/漏接点的方法，其特征在于，该方法包括：
在半导体基体的表面上提供具有栅氧化层的半导体基体，该栅氧化层在该半导体基体中的有源区上延伸，该基体在该栅氧化层上具有横跨有源区的行的按纵列排列的栅叠层，该栅氧化层在该有源区部分中的源/漏区上延伸；
在该被设置的半导体基体的表面上形成介质材料；
穿过该介质材料在栅叠层的各列之间的有源区部分中的源/漏区上刻蚀通路，在栅叠层的相邻列部分上形成这种通路的侧壁的第1部分，在栅叠层的相邻列之间形成这种通路的侧壁的第2部分，该通路在源/漏区上露出该栅氧化层部分；
在该通路中形成源/漏接点，该形成工艺包括：
在介质材料的区域的侧壁上形成隔离层；
对一种刻蚀剂暴露该栅氧化层的被露出的部分以除去该栅氧化层的被露出的部分，该刻蚀剂以高于对隔离层的刻蚀率刻蚀该栅氧化层；
在该隔离层上形成导电性材料并与源/漏区接触。
11.如权利要求10中所述的方法，其特征在于：
设置具有氮化硅侧壁隔离层的栅叠层的各列。
12.如权利要求11中所述的方法，其特征在于：
该介质材料包括氧化物。
13.如权利要求12中所述的方法，其特征在于：
该隔离层包括与该氧化物不同的材料，并具有抗用于刻蚀该氧化物的刻蚀剂的性能。
14.如权利要求10中所述的方法，其特征在于：
包括将离子注入到该源/漏区中的步骤，该隔离层提供对于该离子注入的掩蔽。
15.一种半导体结构，其特征在于，该结构包括：
半导体基体的表面的电隔离的有源区的多个行；
以横跨有源区的各行的列配置的栅叠层；
在栅叠层的相邻列组成的列对之间的有源区中的源/漏区；
被配置在该半导体基体的表面上的介质材料，该介质材料具有穿过该介质材料被配置在该源/漏区上的通路，该通路的侧壁的第1部分被配置在该栅叠层的相邻列部分上，该通路的侧壁的第2部分被配置在该栅叠层的相邻列之间；
被配置在该通路中的源/漏接点，该接点包括：
被配置在该介质材料区域的侧壁上的隔离层；以及
被配置在该隔离层上并与源/漏区接触的导电性材料。
16.如权利要求15中所述的结构，其特征在于：
该隔离层是导电性材料。
17.如权利要求15中所述的半导体结构，其特征在于：
该半导体基体是硅；
该介质材料包括氧化物；以及
该隔离层包括硅。
18.如权利要求17中所述的半导体结构，其特征在于：
该介质材料包括掺硼的玻璃。
19.如权利要求15中所述的半导体结构，其特征在于：
该隔离层是导电性的。
20.如权利要求19中所述的半导体结构，其特征在于：
该半导体基体是硅；
该介质材料包括氧化物；以及
该隔离层包括硅。
21.如权利要求20中所述的半导体结构，其特征在于：
该介质材料包括掺硼的玻璃。
22.如权利要求15中所述的半导体结构，其特征在于：
该导电性材料是被掺杂的硅。
23.如权利要求15中所述的半导体结构，其特征在于：
该导电性材料是与源/漏区进行欧姆接触的金属。
24.如权利要求22中所述的半导体结构，其特征在于：
该介质材料包括掺硼的玻璃。
25.如权利要求24中所述的半导体结构，其特征在于：
该隔离层是导电性的。
26.如权利要求23中所述的半导体结构，其特征在于：
该介质材料包括掺硼的玻璃。
27.如权利要求26中所述的半导体结构，其特征在于：
该隔离层是导电性的。
28.一种存储单元阵列，其特征在于，该单元包括：
存储电容器；
晶体管，被配置成半导体基体的表面的电隔离的有源区的各行，该晶体管导电性地连接到该电容器上，该晶体管在有源区中具有源/漏区和被配置成列的栅叠层；
被配置在该半导体基体的表面上的介质材料，该介质材料在该源/漏区上具有通路；
被配置在该通路中的源/漏接点，该接点包括：
被配置在该通路的侧壁上的隔离层；以及
被配置在该隔离层上并与源/漏区接触的导电性材料。
29.如权利要求28中所述的阵列，其特征在于：
该半导体基体是硅；
该介质材料包括氧化物；以及
该隔离层包括硅。
30.如权利要求29中所述的阵列，其特征在于：
该介质材料包括掺硼的玻璃。
31.如权利要求30中所述的阵列，其特征在于：
该隔离层是导电性的。
32.如权利要求27中所述的阵列，其特征在于：
该半导体基体是硅；
该介质材料包括氧化物；以及
该隔离层包括硅。
33.如权利要求32中所述的阵列，其特征在于：
该介质材料包括掺硼的玻璃。
34.一种用于形成半导体结构的方法，其特征在于，该方法包括：
在半导体基体表面提供多个电隔离的有源区，该基体具有被配置成横跨有源区的各行的按纵列排列的栅叠层和在栅叠层的相邻列沟槽的列对之间的有源区中的源/漏区，该半导体基体在该栅叠层下的该半导体基体的有源区的表面上和在该源/漏区上具有栅氧化层；
在半导体基体的表面上形成介质材料；
形成被配置在该源/漏区上的介质材料的通路暴露部分，该通路的侧壁的第1部分是在栅叠层的相邻列部分上，该通路的侧壁的第2部分是在栅叠层的相邻列之间，该通路露出被配置在该源/漏区上的栅氧化层部分；
在该通路中形成源/漏接点，包括：
在该介质材料区域的侧壁上形成隔离层；
使一种刻蚀剂与该栅氧化层的被露出的部分接触；以及
在该隔离层上形成导电性材料并与源/漏区接触。
35.如权利要求34中所述的方法，其特征在于：
该半导体基体是硅；
该介质材料包括氧化物；以及
该隔离层包括硅。
36.如权利要求35中所述的方法，其特征在于：
该介质材料包括掺硼的玻璃。
37.如权利要求34中所述的方法，其特征在于：
该隔离层是导电性的。
38.如权利要求37中所述的方法，其特征在于：
该半导体基体是硅；
该介质材料包括氧化物；以及
该隔离层包括硅。
39.如权利要求38中所述的半导体结构，其特征在于：
该介质材料包括掺硼的玻璃。
40.如权利要求34中所述的半导体结构，其特征在于：
该导电性材料是被掺杂的硅。
41.如权利要求34中所述的半导体结构，其特征在于：
该导电性材料是与源/漏区进行欧姆接触的金属。
42.如权利要求39中所述的半导体结构，其特征在于：
该介质材料包括掺硼的玻璃。
43.如权利要求41中所述的半导体结构，其特征在于：
该隔离层是导电性的。
44.如权利要求43中所述的半导体结构，其特征在于：
该介质材料包括掺硼的玻璃。
45.如权利要求44中所述的半导体结构，其特征在于：
该隔离层是导电性的。
46.一种用于形成存储单元阵列的方法，其特征在于，该方法包括：
提供与晶体管导电性地连接的存储电容器，该晶体管配置成半导体基体的表面的电隔离的有源区的各行，该晶体管在该有源区中具有源/漏区和被配置成列的栅叠层；
在半导体基体的表面上形成介质材料；
在该源/漏区上的介质材料中形成通路；
在该通路中形成源/漏接点，包括：
在该通路的侧壁上形成隔离层；以及
在该隔离层上形成导电性材料并与源/漏区接触。
47.如权利要求46中所述的方法，其特征在于：
该半导体基体是硅；
该介质材料包括氧化物；以及
该隔离层包括硅。
48.如权利要求47中所述的方法，其特征在于：
该介质材料包括掺硼的玻璃。
49.如权利要求48中所述的方法，其特征在于：
该隔离层是导电性的。
50.如权利要求45中所述的方法，其特征在于：
该半导体基体是硅；
该介质材料包括氧化物；以及
该隔离层包括硅。
51.如权利要求50中所述的方法，其特征在于：
该介质材料包括掺硼的玻璃。
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