JP4376490B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000003990 capacitor Substances 0.000 claims description 130
- 230000001681 protective effect Effects 0.000 claims description 105
- 238000010438 heat treatment Methods 0.000 claims description 66
- 239000001257 hydrogen Substances 0.000 claims description 55
- 229910052739 hydrogen Inorganic materials 0.000 claims description 55
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 44
- 239000012298 atmosphere Substances 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 28
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 28
- 238000005247 gettering Methods 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 238000003795 desorption Methods 0.000 claims description 6
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 117
- 239000011229 interlayer Substances 0.000 description 36
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 20
- 229910001936 tantalum oxide Inorganic materials 0.000 description 20
- 229910052707 ruthenium Inorganic materials 0.000 description 13
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- IFTRQJLVEBNKJK-UHFFFAOYSA-N Aethyl-cyclopentan Natural products CCC1CCCC1 IFTRQJLVEBNKJK-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- JMOHEPRYPIIZQU-UHFFFAOYSA-N oxygen(2-);tantalum(2+) Chemical compound [O-2].[Ta+2] JMOHEPRYPIIZQU-UHFFFAOYSA-N 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/314—Inorganic layers
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- H01L21/31604—Deposition from a gas or vapour
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、トランジスタ、及びこのトランジスタに接続され、金属膜、誘電体膜、金属膜がこの順番に積層されたキャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリ素子としてキャパシタが利用される。キャパシタの性能を向上させることによって、メモリ素子の性能を向上させることができる。キャパシタ誘電体層の誘電率を高くした高誘電体キャパシタを用いれば、ＤＲＡＭを微細化することが容易になる。
【０００３】
高い誘電率を有する酸化物高誘電体材料としてＴａ2Ｏ5が知られている。また、キャパシタ誘電体層としてＴａ2Ｏ5膜を使用すると、リーク電流を低減させることができる。さらに、化学気相成長（ＣＶＤ）によりＴａ2Ｏ5膜を形成すると、良好なステップカバレッジを実現することができる。
【０００４】
酸化物高誘電体層をキャパシタ誘電体層として用いる場合、キャパシタの下側電極及び上側電極は酸化されないか、または酸化されても導電体である金属で形成することが望まれる。このような材料の電極を用いれば、良好な電気的特性を有するキャパシタを得ることが容易になる。酸化されない、または酸化されても導電性を保つ性質を有する金属として、Ｒｕ、Ｐｔ、等の貴金属を含むレアメタルが知られている。ＣＶＤでＲｕ膜を形成すると、良好なステップカバレッジを実現することができる。
【０００５】
【発明が解決しようとする課題】
ＤＲＡＭの製造工程は、トランジスタの形成工程、トランジスタとキャパシタとの間の配線層の形成工程、キャパシタの形成工程、キャパシタの上の配線層と保護膜の形成工程、及びトランジスタ性能回復のための熱処理に分類することができる。トランジスタ性能回復のための熱処理は、水素雰囲気中で行われる。水素雰囲気中で熱処理を行うと、トランジスタの性能は回復するが、Ｒｕ／Ｔａ2Ｏ5／Ｒｕ構造のキャパシタの電気的特性が劣化してしまうことがわかった。
【０００６】
窒化シリコンからなる保護膜を形成する前であれば、約４００℃でキャパシタの電気的特性回復のための熱処理を行うことにより、キャパシタの電気的特性を回復させることができる。ところが、保護膜を形成した後では、熱処理を行っても、キャパシタのリーク電流を低減させることが困難である。
【０００７】
本発明の目的は、キャパシタのリーク電流を低減させることが可能な半導体装置の製造方法を提供することである。
本発明の他の目的は、キャパシタのリーク電流を低減させた半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明の一観点によると、
（ａ）半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層がＴａＯ、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、またはＺｒＯで形成されたキャパシタを形成する工程と、
（ｂ）前記キャパシタの上を覆い、窒化シリコンで形成された仮の保護膜を形成する工程と、
（ｃ）前記仮の保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
（ｄ）前記半導体基板の全域において、前記仮の保護膜を除去する工程と、
（ｅ）前記仮の保護膜が除去された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と、
（ｆ）前記工程（ｅ）の後、前記キャパシタの上を覆う窒化シリコンで形成された保護膜を形成する工程と
を有する半導体装置の製造方法が提供される。
【００１０】
工程（ｃ）の熱処理で、半導体基板上に形成されているトランジスタの特性が改善される。ところが、この熱処理によって、キャパシタのリーク電流が増加する場合がある。仮の保護膜を除去した後、工程（ｅ）の熱処理を行うことにより、キャパシタのリーク電流を低減させることができる。
【００１１】
本発明の他の観点によると、
半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層がＴａＯ、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、またはＺｒＯで形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う窒化シリコンで形成された保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜の表面を、フラッシュランプを用いて加熱し、該保護膜中に含有される水素を脱離させる工程と、
水素脱離後の保護膜が形成された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と
を有する半導体装置の製造方法が提供される。
【００１２】
還元性雰囲気中で熱処理することにより、トランジスタの特性を改善することができる。ところが、この熱処理によって、キャパシタのリーク電流が増加してしまう場合がある。保護膜から水素を脱離させた後に、熱処理を行うことにより、キャパシタのリーク電流を低減させることができる。
【００１３】
本発明のさらに他の観点によると、
半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層がＴａＯ、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、またはＺｒＯで形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う窒化シリコンで形成された保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜の上に、水素ゲッタリング能力を有する材料からなるゲッタリング膜を形成する工程と、
前記ゲッタリング膜の形成された前記半導体基板を、窒素ガス雰囲気、不活性ガス雰囲気、または真空中で熱処理する工程と、
前記ゲッタリング膜を除去する工程と
を有する半導体装置の製造方法が提供される。
【００１４】
ゲッタリング膜を形成した状態で熱処理すると、保護膜中の水素がゲッタリング膜に吸収され、水素のキャパシタへの拡散が防止される。このため、熱処理によってキャパシタの電気的特性を改善させることができる。
【００１７】
【発明の実施の形態】
図１（Ａ）に、本発明の第１の実施例による半導体装置の製造方法により製造されるＤＲＡＭの断面図を示す。以下、図１（Ａ）を参照しながら、第１の実施例による半導体装置の製造方法について説明する。
【００１８】
ｐ型表面領域を有するシリコン基板１１の表面にシャロートレンチアイソレーション（ＳＴＩ）により酸化シリコン（ＳｉＯ2）の分離領域１２を形成する。分離領域１２で画定された活性領域の表面に、絶縁ゲート電極１３を形成する。
【００１９】
図１（Ｂ）に示すように、絶縁ゲート電極１３はシリコン表面に形成された酸化シリコンからなるゲート絶縁膜２１と、その上に形成された多結晶シリコンの下側ゲート電極２２と、その上に形成されたタングステンシリサイド（ＷＳｉ）等の上側ゲート電極２３と、その上に形成された窒化シリコン（ＳｉＮ）等のエッチングストッパ層２４と、ゲート電極側壁を覆う窒化シリコン等のサイドウォールエッチングストッパ２５とを有する。なお、図示の簡略化のため、図１（Ａ）においては、絶縁ゲート電極１３は簡略化した構成で示す。
【００２０】
サイドウォールエッチングストッパ２５を形成する前に、ゲート絶縁膜２１からエッチングストッパ層２４までの積層構造をマスクとして、ソース及びドレイン領域を形成するためのイオン注入が行われる。
【００２１】
絶縁ゲート電極１３を形成した後、酸化シリコン等の第１層間絶縁膜１４を形成する。第１層間絶縁膜１４の所要個所にコンタクト孔を開口し、多結晶シリコン、タングステン（Ｗ）等のプラグ１５を形成する。なお、プラグ１５は、ＣＶＤによって多結晶シリコンまたはタングステン層を堆積させ、化学機械研磨（ＣＭＰ）等によって不用部を除去することにより形成される。
【００２２】
その後、基板全面上に第２層間絶縁膜１６を形成する。なお、第２層間絶縁膜１６は、一旦途中のレベルまで絶縁層を堆積させ、ビット線ＢＬを形成した後、ビット線ＢＬを埋め込んで、残りの部分の絶縁層を堆積させることにより形成される。第２層間絶縁膜１６を貫通して、下のプラグ１５に達するコンタクト孔を形成し、コンタクト孔の中にタングステン等で形成されたプラグ１７を埋め込む。
【００２３】
プラグ１７の形成は、例えばブランケットタングステン層の堆積、及びＣＭＰ等によって行う。その後、平坦化した第２層間絶縁膜１６の表面上に窒化シリコン層３１、酸化シリコン層３２、及び窒化シリコン層３３を順番に形成する。これらの積層は、後に形成するキャパシタの倒れ防止のための台座を構成する部材となる。上下の窒化シリコン層３１及び３３は、酸化シリコン層のエッチング時にエッチングストッパとして機能する。
【００２４】
窒化シリコン層３３の上に、厚い犠牲膜を酸化シリコン等により形成し、シリンダ型キャパシタを形成する領域に開口を形成する。この開口の底面にプラグ１７の表面を露出させる。開孔を形成した後、窒化チタン（ＴｉＮ）層３４及びルテニウム（Ｒｕ）層３６を堆積させ、犠牲膜の上面の上に堆積したルテニウム層及び窒化チタン層をＣＭＰ等により除去する。このようにして、キャパシタの下側電極が形成される。
【００２５】
その後犠牲膜は、フッ酸溶液等によるウェットエッチングにより除去する。この除去工程において、窒化チタン層３４は、露出している部分から除去され、窒化シリコン層３３の上面よりも下がった部分まで除去される。窒化チタン層３４の露出している部分が除去されることにより、ルテニウム層３６の外側の側面も露出される。
【００２６】
キャパシタ下側電極の露出した表面上に、厚さ約１３ｎｍの酸化タンタル（Ｔａ2Ｏ5）層３７を、Ｔａ（Ｏ（Ｃ2Ｈ5））5をソースガスとし、基板温度を４００〜５００℃としたＣＶＤにより形成する。酸化タンタル層３７は、窒化チタン層３４が後退した部分も含め、露出しているルテニウム層３６の全表面を覆う。
【００２７】
Ｒｕ（ＥｔＣＰ）2又はＲｕ（ＣＰ）2をソースガスとして用い、基板温度を３００〜４００℃としたＣＶＤにより、酸化タンタル層３７の表面を覆う厚さ３０ｎｍのルテニウム層３８を形成する。このようにして、下側電極となるルテニウム層３６、キャパシタ誘電体層となる酸化タンタル層３７、及び上側電極となるルテニウム層３８で構成されたキャパシタ構造が形成される。
【００２８】
キャパシタ構造を埋め込むように、基板全面上に、酸化シリコンからなる第３層間絶縁膜４１を形成する。ルテニウム層３８の頂上部における第３層間絶縁膜４１の厚さＴ41は、例えば３００ｎｍである。第３層間絶縁膜４１の所要箇所にコンタクト孔を形成し、その底面にキャパシタの上側電極となるルテニウム層３８の一部を露出させる。なお、コンタクト孔は、キャパシタ構造の配置されていない領域に配置される。
【００２９】
第３層間絶縁膜４１の上に、厚さ約４００ｎｍの第１層目のアルミニウム配線４２を形成する。このアルミニウム配線４２は、第３層間絶縁膜４１に形成されたコンタクト孔内を経由してルテニウム層３８に接続される。アルミニウム配線４２を覆うように、第３層間絶縁膜４１の上に、酸化シリコンからなる厚さ約４５０ｎｍの第４層間絶縁膜４３を形成する。
【００３０】
第４層間絶縁膜４３の表面上に、厚さ約９００ｎｍの第２層目のアルミニウム配線４４を形成する。アルミニウム配線４４は、第４層間絶縁膜４３に形成されたコンタクト孔内を経由して、下層の所定の配線に接続される。
【００３１】
アルミニウム配線４４を覆うように、第４層間絶縁膜４３の上に、酸化シリコンからなる厚さ約３００ｎｍの第５層間絶縁膜４５を形成する。酸化シリコンからなるこれらの層間絶縁膜は、例えばＣＶＤにより形成される。第５層間絶縁膜４５の上に、窒化シリコンからなる厚さ約６００ｎｍの保護膜４６が形成されている。第５層間絶縁膜４５及び保護膜４６の２層に開口４７を形成し、その底面にアルミニウム配線４４の一部を露出させる。
【００３２】
次に、図２を参照して、第５層間絶縁膜４５を形成した後の製造工程について説明する。
図２（Ａ）に示すように、トランジスタ層５０の上に、キャパシタ層５１及び多層配線層５２が形成されている。トランジスタ層５０は、図１（Ａ）に示したシリコン基板１１から第２層間絶縁膜１６までの積層構造に相当する。キャパシタ層５１は、図１（Ａ）の窒化シリコン膜３１からルテニウム層３８までの積層構造に相当する。多層配線層５２は、図１（Ａ）の第３層間絶縁膜４１から第５層間絶縁膜４５までの多層構造に相当する。
【００３３】
多層配線層５２の上に、窒化シリコンからなる厚さ約６００ｎｍの仮の保護膜５３をＣＶＤにより形成する。水素ガス１０％、窒素ガス９０％の還元性雰囲気中において、温度４００〜４５０℃で１時間の熱処理を行う。この熱処理は、トランジスタ層５０に形成されているトランジスタの特性を向上させるためのものである。
【００３４】
図２（Ｂ）に示すように、仮の保護膜５３を除去する。仮の保護膜５３の除去は、例えばＣＦ4とＯ2とＮ2との混合ガスを用いた反応性イオンエッチング（ＲＩＥ）により行うことができる。このときのＣＦ4、Ｏ2、及びＮ2の流量は、それぞれ１４０ｓｃｃｍ、３００ｓｃｃｍ、及び４０ｓｃｃｍであり、基板温度は室温であり、印加高周波電力は８００Ｗであり、エッチング時間は１０分である。なお、仮の保護膜５３をウェットエッチングにより除去することも可能である。
【００３５】
仮の保護膜５３を除去した状態で、窒素ガス中で基板を３００〜４００℃まで加熱し、１時間の熱処理を行う。この熱処理により、キャパシタの電気的特性を改善させることができる。なお、窒素ガス雰囲気の代わりに、他の不活性ガス雰囲気中で熱処理を行ってもよいし、真空中で熱処理を行ってもよい。
【００３６】
図２（Ｃ）に示すように、多層配線層５２の上に、窒化シリコンからなる保護膜４６を形成する。
次に、図３及び図４を参照して、上記第１の実施例によるＤＲＡＭの製造方法の効果について説明する。
【００３７】
図３（Ａ）に、キャパシタの電流電圧特性を示す。横軸はキャパシタへの印加電圧を単位「Ｖ」で表し、縦軸は１つのキャパシタ当たりのリーク電流を単位「Ａ」で表す。図中の黒菱形記号、白菱形記号、及び黒三角記号は、それぞれ、キャパシタの特性改善のための窒素雰囲気中での熱処理温度を３００℃、３５０℃、及び４００℃として第１の実施例による方法で作製したＤＲＡＭのキャパシタの電流電圧特性を示す。比較のために、従来の方法で作製したＤＲＡＭのキャパシタの電流電圧特性を白丸記号で示す。
【００３８】
第１の実施例による方法で作製したＤＲＡＭのキャパシタのリーク電流が、従来の方法で作製したＤＲＡＭのキャパシタのリーク電流よりも少ないことがわかる。従来の方法で作製したＤＲＡＭのキャパシタのリーク電流が多いのは、トランジスタの特性向上のための水素雰囲気中での熱処理時に、キャパシタ誘電体膜である酸化タンタルが還元されて酸素の空格子点（ｖａｃａｎｃｙ）が発生したり、酸化タンタル中に格子欠陥が発生したりするためと考えられる。
【００３９】
第１の実施例による方法では、図２（Ｂ）に示した保護膜のない状態で、不活性ガス雰囲気中または真空中で熱処理が行われる。この熱処理により、酸化タンタルの結晶性が回復し、キャパシタの電気的特性が改善される。
【００４０】
図３（Ｂ）に、保護膜４６が形成されている状態で、キャパシタの電気的特性改善のための熱処理を行った場合のキャパシタの電流電圧特性を示す。図中の白丸記号は、図３（Ａ）に白丸記号で示した従来の方法で作製したキャパシタの電流電圧特性を示し、黒三角記号は、窒素雰囲気中において４００〜４５０℃で熱処理を行った後のキャパシタの電流電圧特性を示す。保護膜４６が形成されている状態で熱処理を行っても、キャパシタの電気的特性が改善されないことがわかる。これは、窒化シリコンからなる保護膜４６に水素が含有されているため、熱処理を行っても多層配線層５２内の水素が脱離しないためと考えられる。
【００４１】
第１の実施例のように、一旦形成した仮の保護膜５３を除去した後、熱処理を行うことにより、多層配線層５２内の水素を脱離させ、酸化タンタルの結晶性を回復させることができる。
【００４２】
図２（Ｃ）に示した保護膜４６を形成した後、アセンブリ工程が実行される。アセンブリ工程では、保護膜４６が形成された状態で熱処理が行われる。この熱処理中に、保護膜４６内の水素がキャパシタ構造まで拡散し、キャパシタの電気的特性を劣化させることが懸念される。本願発明者は、アセンブリ工程におけるキャパシタの電気的特性の劣化の有無について評価実験を行った。
【００４３】
図４に、その評価実験の結果を示す。図４は、熱処理工程後のキャパシタの電流電圧特性を示す。図中の白丸記号は、上記第１の実施例による方法で作製したＤＲＡＭのキャパシタの電流電圧特性を示す。プラス記号、菱形記号、及び三角記号は、それぞれ上記第１の実施例による方法で作製したＤＲＡＭを、窒素雰囲気中において、温度４００℃、３５０℃、及び３００℃で１時間の熱処理を行った後のキャパシタの電流電圧特性を示す。
【００４４】
熱処理温度が３００℃のときは、リーク電流はほとんど増加していない。熱処理温度を３５０℃にすると、リーク電流がやや増加し、熱処理温度を４００℃にすると、リーク電流がさらに増加する。ただし、熱処理温度を４００℃にした場合であっても、キャパシタのリーク電流は、図３（Ａ）に白丸記号で示した従来の方法で作製したＤＲＡＭのキャパシタのリーク電流よりは少ない。
【００４５】
上述の評価実験結果からわかるように、アセンブリ工程における熱処理の温度を３００℃以下、より好ましくは３５０℃以下にすることにより、キャパシタの電気的特性の劣化を抑制することができる。さらに、上記第１の実施例による方法で作製したＤＲＡＭのジャンクションリーク電流も少なく、従来の方法で作製したものと同等であった。
【００４６】
図５に、上記第１の実施例で作製したＤＲＡＭのキャパシタの頂上よりも上の第３層間絶縁膜４１内の厚さ方向の水素濃度分布の一例を示す。第１の実施例では、保護膜４６を形成する前に、水素脱離のための熱処理が行われる。このため、第３層間絶縁膜４１内の水素濃度は、実線ａで示すように、基板から遠ざかるにしたがって徐々に低下する。
【００４７】
これに対し、従来の方法で作製したＤＲＡＭにおいては、トランジスタの性能改善のための水素雰囲気中での熱処理時に拡散した水素が、第３層間絶縁膜４１内にそのまま残る。このため、水素濃度は、破線ｂで示すように、基板から遠ざかるにしたがって徐々に上昇する。
【００４８】
次に、図６を参照して、第２の実施例によるＤＲＡＭの製造方法について説明する。
図６（Ａ）に示すように、トランジスタ層５０、キャパシタ層５１、多層配線層５２を形成した後、その上に仮の保護膜５３を形成する。この状態で、水素雰囲気中でトランジスタの性能改善のための熱処理を行う。図６（Ｂ）に示すように、仮の保護膜６３を除去した後、キャパシタの電気的特性改善のための熱処理を行う。ここまでの工程は、図２（Ａ）及び図２（Ｂ）を参照して説明した第１の実施例の工程と同様である。
【００４９】
図６（Ｃ）に示すように、多層配線層５２の上に、水素バリア層５４を形成する。水素バリア層５４は、例えばアルミナ（Ａｌ2Ｏ3）または酸化タンタル（Ｔａ2Ｏ5）で形成される。アルミナ膜は、例えばスッパタリングにより形成することができ、酸化タンタル膜は、例えばＣＶＤにより形成することができる。
【００５０】
図６（Ｄ）に示すように、水素バリア層５４の上に、保護膜４６を形成する。保護膜４６は、図２（Ｃ）に示した第１の実施例で形成される保護膜４６と同一の方法で形成される。
【００５１】
第２の実施例による方法で作製したＤＲＡＭにおいては、保護膜４６とキャパシタ層５１との間に水素バリア層５４が配置されている。このため、保護膜４６内の水素がキャパシタ層５１まで拡散することを防止できる。第１の実施例による方法で作製したＤＲＡＭの場合には、保護膜４６を形成した後に４００℃程度の熱処理を行うと、図４にプラス記号で示したように、キャパシタのリーク電流の増加が見られた。第２の実施例による方法で作製したＤＲＡＭの場合には、水素バリア層５４が、保護膜４６からキャパシタ層５１への水素の拡散を防止するため、４００℃以上の熱処理を行っても、キャパシタのリーク電流の増加量は少ないであろう。
【００５２】
次に、図７を参照して第３の実施例によるＤＲＡＭの製造方法について説明する。
図７（Ａ）に示すように、トランジスタ層５０、キャパシタ層５１、及び多層配線層５２を形成する。ここまでの工程は、図２（Ａ）を参照して説明した第１の実施例の工程と同様である。第１の実施例では、多層配線層５２の上に仮の保護膜５３を形成したが、第３の実施例では、最後まで残る保護膜４６を形成する。保護膜４６は、図２（Ｃ）に示した第１の実施例による方法で形成される保護膜４６と同様の方法で形成される。
【００５３】
この状態で、トランジスタの性能改善のための熱処理を行う。熱処理条件は、図２（Ａ）を参照して説明した第１の実施例の場合のトランジスタの性能改善のための熱処理の条件と同一である。
【００５４】
図７（Ｂ）に示すように、真空中または窒素雰囲気中で、フラッシュランプ６０により保護膜４６の表面を瞬間的に加熱する。加熱時間は、保護膜４６の表面が４５０〜７００℃程度になるが、保護膜４６と多層配線層５２との界面は４００℃以下に維持される程度とする。例えば、加熱時間は、ミリ秒またはマイクロ秒のオーダである。この瞬間的な加熱により、保護膜４６内に含まれる水素を脱離させることができる。この方法では、多層配線層５２は４００℃以下に保たれるため、アルミニウム配線等は損傷を受けない。
【００５５】
図７（Ｃ）に示すように、水素脱離処理の施された保護膜４６が形成された状態で、キャパシタの電気的特性改善のための熱処理を行う。熱処理条件は、図２（Ｂ）を参照して説明した第１の実施例におけるキャパシタの電気的特性改善のための熱処理の条件と同一である。多層配線層５２を覆っている保護膜４６は、水素脱離処理を行ったものであるため、保護膜４６からキャパシタ層５１へ、水素が拡散することを防止できる。これにより、キャパシタの電気的特性を改善させることができる。
【００５６】
次に、図８を参照して第４の実施例によるＤＲＡＭの製造方法について説明する。
図８（Ａ）に示すように、トランジスタ層５０、キャパシタ層５１、多層配線層５２、及び保護膜４６を形成する。ここまでの工程は、図７（Ａ）を参照して説明した第３の実施例の工程と同様である。この状態で、トランジスタの性能改善のための熱処理を行う。熱処理条件は、図２（Ａ）を参照して説明した第１の実施例の場合のトランジスタの性能改善のための熱処理の条件と同一である。
【００５７】
図８（Ｂ）に示すように、保護膜４６の上に、チタン（Ｔｉ）層６１を、例えばスパッタリングにより形成する。この状態で、窒素ガス雰囲気中において４００℃で約１時間の熱処理を行う。チタンは水素をゲッタリングする能力を有するため、保護膜４６内に含まれる水素がチタン層６１に吸収され、キャパシタ層５１に向かう水素の拡散が抑制される。このため、この熱処理によって、キャパシタの電気的特性を改善させることができる。なお、チタン層６１の代わりに、保護膜４６よりも水素をゲッタリングし易い材料からなるゲッタリング層を形成してもよい。
【００５８】
図８（Ｃ）に示すように、チタン層６１を除去する。水素のゲッタリングのための熱処理により、キャパシタの電気的特性が改善されているが、改善の度合いが不十分である場合には、チタン層６１を除去した後に、さらにキャパシタの電気的特性改善のための熱処理を行ってもよい。
【００５９】
次に、図９を参照して第５の実施例によるＤＲＡＭの製造方法について説明する。
図９（Ａ）に示すように、トランジスタ層５０、キャパシタ層５１、及び多層配線層５２を形成する。ここまでの工程は、図２（Ａ）を参照して説明した第１の実施例の工程と同様である。この状態で、水素プラズマ中で４００〜４５０℃の熱処理を行う。この熱処理により、トランジスタの性能を改善させることができる。ただし、キャパシタ層５１まで水素が拡散するため、キャパシタの電気的特性が劣化する。
【００６０】
保護膜を形成する前に、窒素雰囲気中でキャパシタの電気的特性改善のための熱処理を行う。この熱処理の条件は、図２（Ｂ）を参照して説明した第１の実施例におけるキャパシタの電気的特性改善のための熱処理の条件と同一である。保護膜が形成されていないため、第１の実施例の場合と同様に、キャパシタの電気的特性を改善させることができる。
【００６１】
図９（Ｂ）に示すように、多層配線層５２の上に保護膜４６を形成する。保護膜４６は、図２（Ｃ）を参照して説明した第１の実施例の保護膜４６の形成方法と同一である。
【００６２】
上記実施例では、キャパシタ誘電体膜の材料として酸化タンタル（ＴａＯ）を使用したが、その他に、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、ＺｒＯ等を使用しても良い。
【００６３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６４】
上記実施例から、以下の付記に示された発明が導出される。
（付記１） 半導体基板上に形成されたトランジスタと、
前記トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極間のキャパシタ誘電体層が酸化物誘電体で形成されたキャパシタと、
前記キャパシタの上に形成され、前記半導体基板から遠ざかるにしたがって、含有される水素の濃度が徐々に低下している層間絶縁膜と、
前記層間絶縁膜の上に形成された保護膜と
を有する半導体装置。
【００６５】
（付記２） 前記キャパシタのキャパシタ誘電体層が酸化タンタルで形成されている付記１に記載の半導体装置。
（付記３） 前記保護膜が窒化シリコン膜で形成されている付記１または２に記載の半導体装置。
【００６６】
（付記４） さらに、前記層間絶縁膜と前記保護膜との間に、前記保護膜よりも水素を透過させにくい絶縁材料からなる水素バリア層が配置されている付記１〜３のいずれかに記載の半導体装置。
【００６７】
（付記５） （ａ）半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層が酸化物誘電体で形成されたキャパシタを形成する工程と、
（ｂ）前記キャパシタの上を覆う仮の保護膜を形成する工程と、
（ｃ）前記仮の保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
（ｄ）前記仮の保護膜を除去する工程と、
（ｅ）前記仮の保護膜が除去された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と、
（ｆ）前記キャパシタの上を覆う保護膜を形成する工程と
を有する半導体装置の製造方法。
【００６８】
（付記６） 前記キャパシタの誘電体層が酸化タンタルで形成されている付記５に記載の半導体装置の製造方法。
（付記７） 前記第１の保護膜及び第２の保護膜が窒化シリコンで形成されている付記５または６に記載の半導体装置の製造方法。
【００６９】
（付記８） 前記工程（ｅ）の後、前記工程（ｆ）の前に、さらに、前記キャパシタの上を覆い、前記保護膜よりも水素を透過させにくい絶縁材料で形成された水素バリア層を形成する工程を有する付記５〜７のいずれかに記載の半導体装置の製造方法。
【００７０】
（付記９） 前記水素バリア層が、アルミナまたは酸化タンタルで形成されている付記８に記載の半導体装置の製造方法。
（付記１０） 半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層が酸化物誘電体で形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜を、フラッシュランプを用いて加熱し、該保護膜中に含有される水素を脱離させる工程と、
水素脱離後の保護膜が形成された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と
を有する半導体装置の製造方法。
【００７１】
（付記１１） 前記キャパシタの誘電体層が酸化タンタルで形成されている付記１０に記載の半導体装置の製造方法。
（付記１２） 前記保護膜が窒化シリコンで形成されている付記１０または１１に記載の半導体装置の製造方法。
【００７２】
（付記１３） 半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層が酸化物誘電体で形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜の上に、水素ゲッタリング能力を有する材料からなるゲッタリング膜を形成する工程と、
前記ゲッタリング膜の形成された前記半導体基板を熱処理する工程と、
前記ゲッタリング膜を除去する工程と
を有する半導体装置の製造方法。
【００７３】
（付記１４） 前記ゲッタリング膜がチタンで形成されている付記１３に記載の半導体装置の製造方法。
（付記１５） 前記キャパシタの誘電体層が酸化タンタルで形成されている付記１３または１４に記載の半導体装置の製造方法。
【００７４】
（付記１６） 前記保護膜が窒化シリコンで形成されている付記１３〜１５のいずれかに記載の半導体装置の製造方法。
（付記１７） 半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層が酸化物誘電体で形成されたキャパシタを形成する工程と、
前記トランジスタ及びキャパシタの形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記還元性雰囲気中での熱処理後、前記半導体基板を不活性雰囲気中または真空中で熱処理する工程と、
前記キャパシタの上を覆う保護膜を形成する工程と
を有する半導体装置の製造方法。
【００７５】
（付記１８） 前記キャパシタの誘電体層が酸化タンタルで形成されている付記１７に記載の半導体装置の製造方法。
（付記１９） 前記保護膜が窒化シリコンで形成されている付記１７または１８に記載の半導体装置の製造方法。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、キャパシタ構造に水素が供給されにくい条件で熱処理を行うことにより、キャパシタの電気的特性を改善することができる。
【図面の簡単な説明】
【図１】 第１の実施例による半導体装置の製造方法で作製されるＤＲＡＭの断面図、及びゲート電極の断面図である。
【図２】 第１の実施例による半導体装置の製造方法を説明するための工程図である。
【図３】 第１の実施例による方法で作製したＤＲＡＭのキャパシタの電流電圧特性を、従来の方法で作製したＤＲＡＭのキャパシタの電流電圧特性と比較して示すグラフである。
【図４】 第１の実施例による方法で作製したＤＲＡＭのキャパシタの電流電圧特性、及びそのキャパシタの熱処理後の電流電圧特性を示すグラフである。
【図５】 第１の実施例による方法で作製したＤＲＡＭのキャパシタ上部の層間絶縁膜中の水素濃度分布を、従来の方法で作製したＤＲＡＭのキャパシタのそれを比較して示すグラフである。
【図６】 第２の実施例による半導体装置の製造方法を説明するための工程図である。
【図７】 第３の実施例による半導体装置の製造方法を説明するための工程図である。
【図８】 第４の実施例による半導体装置の製造方法を説明するための工程図である。
【図９】 第５の実施例による半導体装置の製造方法を説明するための工程図である。
【符号の説明】
１１ シリコン基板
１２ 分離領域
１３ 絶縁ゲート電極
１４ 第１層間絶縁膜
１５、１７ プラグ
１６ 第２層間絶縁膜
２１ ゲート絶縁膜
２２ 下側ゲート電極
２３ 上側ゲート電極
２４ エッチングストッパ層
２５ サイドウォールエッチングストッパ
３１、３３ 窒化シリコン層
３２ 酸化シリコン層
３４ 窒化チタン層
３６、３８ ルテニウム層
３７ 酸化タンタル層
４１ 第３層間絶縁膜
４２、４４ アルミニウム配線
４３ 第４層間絶縁膜
４５ 第５層間絶縁膜
４６ 保護膜
４７ 開口
５０ トランジスタ層
５１ キャパシタ層
５２ 多層配線層
５３ 仮の保護膜
５４ 水素バリア層
６０ フラッシュランプ
６１ チタン層
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、トランジスタ、及びこのトランジスタに接続され、金属膜、誘電体膜、金属膜がこの順番に積層されたキャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリ素子としてキャパシタが利用される。キャパシタの性能を向上させることによって、メモリ素子の性能を向上させることができる。キャパシタ誘電体層の誘電率を高くした高誘電体キャパシタを用いれば、ＤＲＡＭを微細化することが容易になる。
【０００３】
高い誘電率を有する酸化物高誘電体材料としてＴａ2Ｏ5が知られている。また、キャパシタ誘電体層としてＴａ2Ｏ5膜を使用すると、リーク電流を低減させることができる。さらに、化学気相成長（ＣＶＤ）によりＴａ2Ｏ5膜を形成すると、良好なステップカバレッジを実現することができる。
【０００４】
酸化物高誘電体層をキャパシタ誘電体層として用いる場合、キャパシタの下側電極及び上側電極は酸化されないか、または酸化されても導電体である金属で形成することが望まれる。このような材料の電極を用いれば、良好な電気的特性を有するキャパシタを得ることが容易になる。酸化されない、または酸化されても導電性を保つ性質を有する金属として、Ｒｕ、Ｐｔ、等の貴金属を含むレアメタルが知られている。ＣＶＤでＲｕ膜を形成すると、良好なステップカバレッジを実現することができる。
【０００５】
【発明が解決しようとする課題】
ＤＲＡＭの製造工程は、トランジスタの形成工程、トランジスタとキャパシタとの間の配線層の形成工程、キャパシタの形成工程、キャパシタの上の配線層と保護膜の形成工程、及びトランジスタ性能回復のための熱処理に分類することができる。トランジスタ性能回復のための熱処理は、水素雰囲気中で行われる。水素雰囲気中で熱処理を行うと、トランジスタの性能は回復するが、Ｒｕ／Ｔａ2Ｏ5／Ｒｕ構造のキャパシタの電気的特性が劣化してしまうことがわかった。
【０００６】
窒化シリコンからなる保護膜を形成する前であれば、約４００℃でキャパシタの電気的特性回復のための熱処理を行うことにより、キャパシタの電気的特性を回復させることができる。ところが、保護膜を形成した後では、熱処理を行っても、キャパシタのリーク電流を低減させることが困難である。
【０００７】
本発明の目的は、キャパシタのリーク電流を低減させることが可能な半導体装置の製造方法を提供することである。
本発明の他の目的は、キャパシタのリーク電流を低減させた半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明の一観点によると、
（ａ）半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層がＴａＯ、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、またはＺｒＯで形成されたキャパシタを形成する工程と、
（ｂ）前記キャパシタの上を覆い、窒化シリコンで形成された仮の保護膜を形成する工程と、
（ｃ）前記仮の保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
（ｄ）前記半導体基板の全域において、前記仮の保護膜を除去する工程と、
（ｅ）前記仮の保護膜が除去された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と、
（ｆ）前記工程（ｅ）の後、前記キャパシタの上を覆う窒化シリコンで形成された保護膜を形成する工程と
を有する半導体装置の製造方法が提供される。
【００１０】
工程（ｃ）の熱処理で、半導体基板上に形成されているトランジスタの特性が改善される。ところが、この熱処理によって、キャパシタのリーク電流が増加する場合がある。仮の保護膜を除去した後、工程（ｅ）の熱処理を行うことにより、キャパシタのリーク電流を低減させることができる。
【００１１】
本発明の他の観点によると、
半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層がＴａＯ、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、またはＺｒＯで形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う窒化シリコンで形成された保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜の表面を、フラッシュランプを用いて加熱し、該保護膜中に含有される水素を脱離させる工程と、
水素脱離後の保護膜が形成された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と
を有する半導体装置の製造方法が提供される。
【００１２】
還元性雰囲気中で熱処理することにより、トランジスタの特性を改善することができる。ところが、この熱処理によって、キャパシタのリーク電流が増加してしまう場合がある。保護膜から水素を脱離させた後に、熱処理を行うことにより、キャパシタのリーク電流を低減させることができる。
【００１３】
本発明のさらに他の観点によると、
半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層がＴａＯ、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、またはＺｒＯで形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う窒化シリコンで形成された保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜の上に、水素ゲッタリング能力を有する材料からなるゲッタリング膜を形成する工程と、
前記ゲッタリング膜の形成された前記半導体基板を、窒素ガス雰囲気、不活性ガス雰囲気、または真空中で熱処理する工程と、
前記ゲッタリング膜を除去する工程と
を有する半導体装置の製造方法が提供される。
【００１４】
ゲッタリング膜を形成した状態で熱処理すると、保護膜中の水素がゲッタリング膜に吸収され、水素のキャパシタへの拡散が防止される。このため、熱処理によってキャパシタの電気的特性を改善させることができる。
【００１７】
【発明の実施の形態】
図１（Ａ）に、本発明の第１の実施例による半導体装置の製造方法により製造されるＤＲＡＭの断面図を示す。以下、図１（Ａ）を参照しながら、第１の実施例による半導体装置の製造方法について説明する。
【００１８】
ｐ型表面領域を有するシリコン基板１１の表面にシャロートレンチアイソレーション（ＳＴＩ）により酸化シリコン（ＳｉＯ2）の分離領域１２を形成する。分離領域１２で画定された活性領域の表面に、絶縁ゲート電極１３を形成する。
【００１９】
図１（Ｂ）に示すように、絶縁ゲート電極１３はシリコン表面に形成された酸化シリコンからなるゲート絶縁膜２１と、その上に形成された多結晶シリコンの下側ゲート電極２２と、その上に形成されたタングステンシリサイド（ＷＳｉ）等の上側ゲート電極２３と、その上に形成された窒化シリコン（ＳｉＮ）等のエッチングストッパ層２４と、ゲート電極側壁を覆う窒化シリコン等のサイドウォールエッチングストッパ２５とを有する。なお、図示の簡略化のため、図１（Ａ）においては、絶縁ゲート電極１３は簡略化した構成で示す。
【００２０】
サイドウォールエッチングストッパ２５を形成する前に、ゲート絶縁膜２１からエッチングストッパ層２４までの積層構造をマスクとして、ソース及びドレイン領域を形成するためのイオン注入が行われる。
【００２１】
絶縁ゲート電極１３を形成した後、酸化シリコン等の第１層間絶縁膜１４を形成する。第１層間絶縁膜１４の所要個所にコンタクト孔を開口し、多結晶シリコン、タングステン（Ｗ）等のプラグ１５を形成する。なお、プラグ１５は、ＣＶＤによって多結晶シリコンまたはタングステン層を堆積させ、化学機械研磨（ＣＭＰ）等によって不用部を除去することにより形成される。
【００２２】
その後、基板全面上に第２層間絶縁膜１６を形成する。なお、第２層間絶縁膜１６は、一旦途中のレベルまで絶縁層を堆積させ、ビット線ＢＬを形成した後、ビット線ＢＬを埋め込んで、残りの部分の絶縁層を堆積させることにより形成される。第２層間絶縁膜１６を貫通して、下のプラグ１５に達するコンタクト孔を形成し、コンタクト孔の中にタングステン等で形成されたプラグ１７を埋め込む。
【００２３】
プラグ１７の形成は、例えばブランケットタングステン層の堆積、及びＣＭＰ等によって行う。その後、平坦化した第２層間絶縁膜１６の表面上に窒化シリコン層３１、酸化シリコン層３２、及び窒化シリコン層３３を順番に形成する。これらの積層は、後に形成するキャパシタの倒れ防止のための台座を構成する部材となる。上下の窒化シリコン層３１及び３３は、酸化シリコン層のエッチング時にエッチングストッパとして機能する。
【００２４】
窒化シリコン層３３の上に、厚い犠牲膜を酸化シリコン等により形成し、シリンダ型キャパシタを形成する領域に開口を形成する。この開口の底面にプラグ１７の表面を露出させる。開孔を形成した後、窒化チタン（ＴｉＮ）層３４及びルテニウム（Ｒｕ）層３６を堆積させ、犠牲膜の上面の上に堆積したルテニウム層及び窒化チタン層をＣＭＰ等により除去する。このようにして、キャパシタの下側電極が形成される。
【００２５】
その後犠牲膜は、フッ酸溶液等によるウェットエッチングにより除去する。この除去工程において、窒化チタン層３４は、露出している部分から除去され、窒化シリコン層３３の上面よりも下がった部分まで除去される。窒化チタン層３４の露出している部分が除去されることにより、ルテニウム層３６の外側の側面も露出される。
【００２６】
キャパシタ下側電極の露出した表面上に、厚さ約１３ｎｍの酸化タンタル（Ｔａ2Ｏ5）層３７を、Ｔａ（Ｏ（Ｃ2Ｈ5））5をソースガスとし、基板温度を４００〜５００℃としたＣＶＤにより形成する。酸化タンタル層３７は、窒化チタン層３４が後退した部分も含め、露出しているルテニウム層３６の全表面を覆う。
【００２７】
Ｒｕ（ＥｔＣＰ）2又はＲｕ（ＣＰ）2をソースガスとして用い、基板温度を３００〜４００℃としたＣＶＤにより、酸化タンタル層３７の表面を覆う厚さ３０ｎｍのルテニウム層３８を形成する。このようにして、下側電極となるルテニウム層３６、キャパシタ誘電体層となる酸化タンタル層３７、及び上側電極となるルテニウム層３８で構成されたキャパシタ構造が形成される。
【００２８】
キャパシタ構造を埋め込むように、基板全面上に、酸化シリコンからなる第３層間絶縁膜４１を形成する。ルテニウム層３８の頂上部における第３層間絶縁膜４１の厚さＴ41は、例えば３００ｎｍである。第３層間絶縁膜４１の所要箇所にコンタクト孔を形成し、その底面にキャパシタの上側電極となるルテニウム層３８の一部を露出させる。なお、コンタクト孔は、キャパシタ構造の配置されていない領域に配置される。
【００２９】
第３層間絶縁膜４１の上に、厚さ約４００ｎｍの第１層目のアルミニウム配線４２を形成する。このアルミニウム配線４２は、第３層間絶縁膜４１に形成されたコンタクト孔内を経由してルテニウム層３８に接続される。アルミニウム配線４２を覆うように、第３層間絶縁膜４１の上に、酸化シリコンからなる厚さ約４５０ｎｍの第４層間絶縁膜４３を形成する。
【００３０】
第４層間絶縁膜４３の表面上に、厚さ約９００ｎｍの第２層目のアルミニウム配線４４を形成する。アルミニウム配線４４は、第４層間絶縁膜４３に形成されたコンタクト孔内を経由して、下層の所定の配線に接続される。
【００３１】
アルミニウム配線４４を覆うように、第４層間絶縁膜４３の上に、酸化シリコンからなる厚さ約３００ｎｍの第５層間絶縁膜４５を形成する。酸化シリコンからなるこれらの層間絶縁膜は、例えばＣＶＤにより形成される。第５層間絶縁膜４５の上に、窒化シリコンからなる厚さ約６００ｎｍの保護膜４６が形成されている。第５層間絶縁膜４５及び保護膜４６の２層に開口４７を形成し、その底面にアルミニウム配線４４の一部を露出させる。
【００３２】
次に、図２を参照して、第５層間絶縁膜４５を形成した後の製造工程について説明する。
図２（Ａ）に示すように、トランジスタ層５０の上に、キャパシタ層５１及び多層配線層５２が形成されている。トランジスタ層５０は、図１（Ａ）に示したシリコン基板１１から第２層間絶縁膜１６までの積層構造に相当する。キャパシタ層５１は、図１（Ａ）の窒化シリコン膜３１からルテニウム層３８までの積層構造に相当する。多層配線層５２は、図１（Ａ）の第３層間絶縁膜４１から第５層間絶縁膜４５までの多層構造に相当する。
【００３３】
多層配線層５２の上に、窒化シリコンからなる厚さ約６００ｎｍの仮の保護膜５３をＣＶＤにより形成する。水素ガス１０％、窒素ガス９０％の還元性雰囲気中において、温度４００〜４５０℃で１時間の熱処理を行う。この熱処理は、トランジスタ層５０に形成されているトランジスタの特性を向上させるためのものである。
【００３４】
図２（Ｂ）に示すように、仮の保護膜５３を除去する。仮の保護膜５３の除去は、例えばＣＦ4とＯ2とＮ2との混合ガスを用いた反応性イオンエッチング（ＲＩＥ）により行うことができる。このときのＣＦ4、Ｏ2、及びＮ2の流量は、それぞれ１４０ｓｃｃｍ、３００ｓｃｃｍ、及び４０ｓｃｃｍであり、基板温度は室温であり、印加高周波電力は８００Ｗであり、エッチング時間は１０分である。なお、仮の保護膜５３をウェットエッチングにより除去することも可能である。
【００３５】
仮の保護膜５３を除去した状態で、窒素ガス中で基板を３００〜４００℃まで加熱し、１時間の熱処理を行う。この熱処理により、キャパシタの電気的特性を改善させることができる。なお、窒素ガス雰囲気の代わりに、他の不活性ガス雰囲気中で熱処理を行ってもよいし、真空中で熱処理を行ってもよい。
【００３６】
図２（Ｃ）に示すように、多層配線層５２の上に、窒化シリコンからなる保護膜４６を形成する。
次に、図３及び図４を参照して、上記第１の実施例によるＤＲＡＭの製造方法の効果について説明する。
【００３７】
図３（Ａ）に、キャパシタの電流電圧特性を示す。横軸はキャパシタへの印加電圧を単位「Ｖ」で表し、縦軸は１つのキャパシタ当たりのリーク電流を単位「Ａ」で表す。図中の黒菱形記号、白菱形記号、及び黒三角記号は、それぞれ、キャパシタの特性改善のための窒素雰囲気中での熱処理温度を３００℃、３５０℃、及び４００℃として第１の実施例による方法で作製したＤＲＡＭのキャパシタの電流電圧特性を示す。比較のために、従来の方法で作製したＤＲＡＭのキャパシタの電流電圧特性を白丸記号で示す。
【００３８】
第１の実施例による方法で作製したＤＲＡＭのキャパシタのリーク電流が、従来の方法で作製したＤＲＡＭのキャパシタのリーク電流よりも少ないことがわかる。従来の方法で作製したＤＲＡＭのキャパシタのリーク電流が多いのは、トランジスタの特性向上のための水素雰囲気中での熱処理時に、キャパシタ誘電体膜である酸化タンタルが還元されて酸素の空格子点（ｖａｃａｎｃｙ）が発生したり、酸化タンタル中に格子欠陥が発生したりするためと考えられる。
【００３９】
第１の実施例による方法では、図２（Ｂ）に示した保護膜のない状態で、不活性ガス雰囲気中または真空中で熱処理が行われる。この熱処理により、酸化タンタルの結晶性が回復し、キャパシタの電気的特性が改善される。
【００４０】
図３（Ｂ）に、保護膜４６が形成されている状態で、キャパシタの電気的特性改善のための熱処理を行った場合のキャパシタの電流電圧特性を示す。図中の白丸記号は、図３（Ａ）に白丸記号で示した従来の方法で作製したキャパシタの電流電圧特性を示し、黒三角記号は、窒素雰囲気中において４００〜４５０℃で熱処理を行った後のキャパシタの電流電圧特性を示す。保護膜４６が形成されている状態で熱処理を行っても、キャパシタの電気的特性が改善されないことがわかる。これは、窒化シリコンからなる保護膜４６に水素が含有されているため、熱処理を行っても多層配線層５２内の水素が脱離しないためと考えられる。
【００４１】
第１の実施例のように、一旦形成した仮の保護膜５３を除去した後、熱処理を行うことにより、多層配線層５２内の水素を脱離させ、酸化タンタルの結晶性を回復させることができる。
【００４２】
図２（Ｃ）に示した保護膜４６を形成した後、アセンブリ工程が実行される。アセンブリ工程では、保護膜４６が形成された状態で熱処理が行われる。この熱処理中に、保護膜４６内の水素がキャパシタ構造まで拡散し、キャパシタの電気的特性を劣化させることが懸念される。本願発明者は、アセンブリ工程におけるキャパシタの電気的特性の劣化の有無について評価実験を行った。
【００４３】
図４に、その評価実験の結果を示す。図４は、熱処理工程後のキャパシタの電流電圧特性を示す。図中の白丸記号は、上記第１の実施例による方法で作製したＤＲＡＭのキャパシタの電流電圧特性を示す。プラス記号、菱形記号、及び三角記号は、それぞれ上記第１の実施例による方法で作製したＤＲＡＭを、窒素雰囲気中において、温度４００℃、３５０℃、及び３００℃で１時間の熱処理を行った後のキャパシタの電流電圧特性を示す。
【００４４】
熱処理温度が３００℃のときは、リーク電流はほとんど増加していない。熱処理温度を３５０℃にすると、リーク電流がやや増加し、熱処理温度を４００℃にすると、リーク電流がさらに増加する。ただし、熱処理温度を４００℃にした場合であっても、キャパシタのリーク電流は、図３（Ａ）に白丸記号で示した従来の方法で作製したＤＲＡＭのキャパシタのリーク電流よりは少ない。
【００４５】
上述の評価実験結果からわかるように、アセンブリ工程における熱処理の温度を３００℃以下、より好ましくは３５０℃以下にすることにより、キャパシタの電気的特性の劣化を抑制することができる。さらに、上記第１の実施例による方法で作製したＤＲＡＭのジャンクションリーク電流も少なく、従来の方法で作製したものと同等であった。
【００４６】
図５に、上記第１の実施例で作製したＤＲＡＭのキャパシタの頂上よりも上の第３層間絶縁膜４１内の厚さ方向の水素濃度分布の一例を示す。第１の実施例では、保護膜４６を形成する前に、水素脱離のための熱処理が行われる。このため、第３層間絶縁膜４１内の水素濃度は、実線ａで示すように、基板から遠ざかるにしたがって徐々に低下する。
【００４７】
これに対し、従来の方法で作製したＤＲＡＭにおいては、トランジスタの性能改善のための水素雰囲気中での熱処理時に拡散した水素が、第３層間絶縁膜４１内にそのまま残る。このため、水素濃度は、破線ｂで示すように、基板から遠ざかるにしたがって徐々に上昇する。
【００４８】
次に、図６を参照して、第２の実施例によるＤＲＡＭの製造方法について説明する。
図６（Ａ）に示すように、トランジスタ層５０、キャパシタ層５１、多層配線層５２を形成した後、その上に仮の保護膜５３を形成する。この状態で、水素雰囲気中でトランジスタの性能改善のための熱処理を行う。図６（Ｂ）に示すように、仮の保護膜６３を除去した後、キャパシタの電気的特性改善のための熱処理を行う。ここまでの工程は、図２（Ａ）及び図２（Ｂ）を参照して説明した第１の実施例の工程と同様である。
【００４９】
図６（Ｃ）に示すように、多層配線層５２の上に、水素バリア層５４を形成する。水素バリア層５４は、例えばアルミナ（Ａｌ2Ｏ3）または酸化タンタル（Ｔａ2Ｏ5）で形成される。アルミナ膜は、例えばスッパタリングにより形成することができ、酸化タンタル膜は、例えばＣＶＤにより形成することができる。
【００５０】
図６（Ｄ）に示すように、水素バリア層５４の上に、保護膜４６を形成する。保護膜４６は、図２（Ｃ）に示した第１の実施例で形成される保護膜４６と同一の方法で形成される。
【００５１】
第２の実施例による方法で作製したＤＲＡＭにおいては、保護膜４６とキャパシタ層５１との間に水素バリア層５４が配置されている。このため、保護膜４６内の水素がキャパシタ層５１まで拡散することを防止できる。第１の実施例による方法で作製したＤＲＡＭの場合には、保護膜４６を形成した後に４００℃程度の熱処理を行うと、図４にプラス記号で示したように、キャパシタのリーク電流の増加が見られた。第２の実施例による方法で作製したＤＲＡＭの場合には、水素バリア層５４が、保護膜４６からキャパシタ層５１への水素の拡散を防止するため、４００℃以上の熱処理を行っても、キャパシタのリーク電流の増加量は少ないであろう。
【００５２】
次に、図７を参照して第３の実施例によるＤＲＡＭの製造方法について説明する。
図７（Ａ）に示すように、トランジスタ層５０、キャパシタ層５１、及び多層配線層５２を形成する。ここまでの工程は、図２（Ａ）を参照して説明した第１の実施例の工程と同様である。第１の実施例では、多層配線層５２の上に仮の保護膜５３を形成したが、第３の実施例では、最後まで残る保護膜４６を形成する。保護膜４６は、図２（Ｃ）に示した第１の実施例による方法で形成される保護膜４６と同様の方法で形成される。
【００５３】
この状態で、トランジスタの性能改善のための熱処理を行う。熱処理条件は、図２（Ａ）を参照して説明した第１の実施例の場合のトランジスタの性能改善のための熱処理の条件と同一である。
【００５４】
図７（Ｂ）に示すように、真空中または窒素雰囲気中で、フラッシュランプ６０により保護膜４６の表面を瞬間的に加熱する。加熱時間は、保護膜４６の表面が４５０〜７００℃程度になるが、保護膜４６と多層配線層５２との界面は４００℃以下に維持される程度とする。例えば、加熱時間は、ミリ秒またはマイクロ秒のオーダである。この瞬間的な加熱により、保護膜４６内に含まれる水素を脱離させることができる。この方法では、多層配線層５２は４００℃以下に保たれるため、アルミニウム配線等は損傷を受けない。
【００５５】
図７（Ｃ）に示すように、水素脱離処理の施された保護膜４６が形成された状態で、キャパシタの電気的特性改善のための熱処理を行う。熱処理条件は、図２（Ｂ）を参照して説明した第１の実施例におけるキャパシタの電気的特性改善のための熱処理の条件と同一である。多層配線層５２を覆っている保護膜４６は、水素脱離処理を行ったものであるため、保護膜４６からキャパシタ層５１へ、水素が拡散することを防止できる。これにより、キャパシタの電気的特性を改善させることができる。
【００５６】
次に、図８を参照して第４の実施例によるＤＲＡＭの製造方法について説明する。
図８（Ａ）に示すように、トランジスタ層５０、キャパシタ層５１、多層配線層５２、及び保護膜４６を形成する。ここまでの工程は、図７（Ａ）を参照して説明した第３の実施例の工程と同様である。この状態で、トランジスタの性能改善のための熱処理を行う。熱処理条件は、図２（Ａ）を参照して説明した第１の実施例の場合のトランジスタの性能改善のための熱処理の条件と同一である。
【００５７】
図８（Ｂ）に示すように、保護膜４６の上に、チタン（Ｔｉ）層６１を、例えばスパッタリングにより形成する。この状態で、窒素ガス雰囲気中において４００℃で約１時間の熱処理を行う。チタンは水素をゲッタリングする能力を有するため、保護膜４６内に含まれる水素がチタン層６１に吸収され、キャパシタ層５１に向かう水素の拡散が抑制される。このため、この熱処理によって、キャパシタの電気的特性を改善させることができる。なお、チタン層６１の代わりに、保護膜４６よりも水素をゲッタリングし易い材料からなるゲッタリング層を形成してもよい。
【００５８】
図８（Ｃ）に示すように、チタン層６１を除去する。水素のゲッタリングのための熱処理により、キャパシタの電気的特性が改善されているが、改善の度合いが不十分である場合には、チタン層６１を除去した後に、さらにキャパシタの電気的特性改善のための熱処理を行ってもよい。
【００５９】
次に、図９を参照して第５の実施例によるＤＲＡＭの製造方法について説明する。
図９（Ａ）に示すように、トランジスタ層５０、キャパシタ層５１、及び多層配線層５２を形成する。ここまでの工程は、図２（Ａ）を参照して説明した第１の実施例の工程と同様である。この状態で、水素プラズマ中で４００〜４５０℃の熱処理を行う。この熱処理により、トランジスタの性能を改善させることができる。ただし、キャパシタ層５１まで水素が拡散するため、キャパシタの電気的特性が劣化する。
【００６０】
保護膜を形成する前に、窒素雰囲気中でキャパシタの電気的特性改善のための熱処理を行う。この熱処理の条件は、図２（Ｂ）を参照して説明した第１の実施例におけるキャパシタの電気的特性改善のための熱処理の条件と同一である。保護膜が形成されていないため、第１の実施例の場合と同様に、キャパシタの電気的特性を改善させることができる。
【００６１】
図９（Ｂ）に示すように、多層配線層５２の上に保護膜４６を形成する。保護膜４６は、図２（Ｃ）を参照して説明した第１の実施例の保護膜４６の形成方法と同一である。
【００６２】
上記実施例では、キャパシタ誘電体膜の材料として酸化タンタル（ＴａＯ）を使用したが、その他に、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、ＺｒＯ等を使用しても良い。
【００６３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６４】
上記実施例から、以下の付記に示された発明が導出される。
（付記１） 半導体基板上に形成されたトランジスタと、
前記トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極間のキャパシタ誘電体層が酸化物誘電体で形成されたキャパシタと、
前記キャパシタの上に形成され、前記半導体基板から遠ざかるにしたがって、含有される水素の濃度が徐々に低下している層間絶縁膜と、
前記層間絶縁膜の上に形成された保護膜と
を有する半導体装置。
【００６５】
（付記２） 前記キャパシタのキャパシタ誘電体層が酸化タンタルで形成されている付記１に記載の半導体装置。
（付記３） 前記保護膜が窒化シリコン膜で形成されている付記１または２に記載の半導体装置。
【００６６】
（付記４） さらに、前記層間絶縁膜と前記保護膜との間に、前記保護膜よりも水素を透過させにくい絶縁材料からなる水素バリア層が配置されている付記１〜３のいずれかに記載の半導体装置。
【００６７】
（付記５） （ａ）半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層が酸化物誘電体で形成されたキャパシタを形成する工程と、
（ｂ）前記キャパシタの上を覆う仮の保護膜を形成する工程と、
（ｃ）前記仮の保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
（ｄ）前記仮の保護膜を除去する工程と、
（ｅ）前記仮の保護膜が除去された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と、
（ｆ）前記キャパシタの上を覆う保護膜を形成する工程と
を有する半導体装置の製造方法。
【００６８】
（付記６） 前記キャパシタの誘電体層が酸化タンタルで形成されている付記５に記載の半導体装置の製造方法。
（付記７） 前記第１の保護膜及び第２の保護膜が窒化シリコンで形成されている付記５または６に記載の半導体装置の製造方法。
【００６９】
（付記８） 前記工程（ｅ）の後、前記工程（ｆ）の前に、さらに、前記キャパシタの上を覆い、前記保護膜よりも水素を透過させにくい絶縁材料で形成された水素バリア層を形成する工程を有する付記５〜７のいずれかに記載の半導体装置の製造方法。
【００７０】
（付記９） 前記水素バリア層が、アルミナまたは酸化タンタルで形成されている付記８に記載の半導体装置の製造方法。
（付記１０） 半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層が酸化物誘電体で形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜を、フラッシュランプを用いて加熱し、該保護膜中に含有される水素を脱離させる工程と、
水素脱離後の保護膜が形成された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と
を有する半導体装置の製造方法。
【００７１】
（付記１１） 前記キャパシタの誘電体層が酸化タンタルで形成されている付記１０に記載の半導体装置の製造方法。
（付記１２） 前記保護膜が窒化シリコンで形成されている付記１０または１１に記載の半導体装置の製造方法。
【００７２】
（付記１３） 半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層が酸化物誘電体で形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜の上に、水素ゲッタリング能力を有する材料からなるゲッタリング膜を形成する工程と、
前記ゲッタリング膜の形成された前記半導体基板を熱処理する工程と、
前記ゲッタリング膜を除去する工程と
を有する半導体装置の製造方法。
【００７３】
（付記１４） 前記ゲッタリング膜がチタンで形成されている付記１３に記載の半導体装置の製造方法。
（付記１５） 前記キャパシタの誘電体層が酸化タンタルで形成されている付記１３または１４に記載の半導体装置の製造方法。
【００７４】
（付記１６） 前記保護膜が窒化シリコンで形成されている付記１３〜１５のいずれかに記載の半導体装置の製造方法。
（付記１７） 半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層が酸化物誘電体で形成されたキャパシタを形成する工程と、
前記トランジスタ及びキャパシタの形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記還元性雰囲気中での熱処理後、前記半導体基板を不活性雰囲気中または真空中で熱処理する工程と、
前記キャパシタの上を覆う保護膜を形成する工程と
を有する半導体装置の製造方法。
【００７５】
（付記１８） 前記キャパシタの誘電体層が酸化タンタルで形成されている付記１７に記載の半導体装置の製造方法。
（付記１９） 前記保護膜が窒化シリコンで形成されている付記１７または１８に記載の半導体装置の製造方法。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、キャパシタ構造に水素が供給されにくい条件で熱処理を行うことにより、キャパシタの電気的特性を改善することができる。
【図面の簡単な説明】
【図１】 第１の実施例による半導体装置の製造方法で作製されるＤＲＡＭの断面図、及びゲート電極の断面図である。
【図２】 第１の実施例による半導体装置の製造方法を説明するための工程図である。
【図３】 第１の実施例による方法で作製したＤＲＡＭのキャパシタの電流電圧特性を、従来の方法で作製したＤＲＡＭのキャパシタの電流電圧特性と比較して示すグラフである。
【図４】 第１の実施例による方法で作製したＤＲＡＭのキャパシタの電流電圧特性、及びそのキャパシタの熱処理後の電流電圧特性を示すグラフである。
【図５】 第１の実施例による方法で作製したＤＲＡＭのキャパシタ上部の層間絶縁膜中の水素濃度分布を、従来の方法で作製したＤＲＡＭのキャパシタのそれを比較して示すグラフである。
【図６】 第２の実施例による半導体装置の製造方法を説明するための工程図である。
【図７】 第３の実施例による半導体装置の製造方法を説明するための工程図である。
【図８】 第４の実施例による半導体装置の製造方法を説明するための工程図である。
【図９】 第５の実施例による半導体装置の製造方法を説明するための工程図である。
【符号の説明】
１１ シリコン基板
１２ 分離領域
１３ 絶縁ゲート電極
１４ 第１層間絶縁膜
１５、１７ プラグ
１６ 第２層間絶縁膜
２１ ゲート絶縁膜
２２ 下側ゲート電極
２３ 上側ゲート電極
２４ エッチングストッパ層
２５ サイドウォールエッチングストッパ
３１、３３ 窒化シリコン層
３２ 酸化シリコン層
３４ 窒化チタン層
３６、３８ ルテニウム層
３７ 酸化タンタル層
４１ 第３層間絶縁膜
４２、４４ アルミニウム配線
４３ 第４層間絶縁膜
４５ 第５層間絶縁膜
４６ 保護膜
４７ 開口
５０ トランジスタ層
５１ キャパシタ層
５２ 多層配線層
５３ 仮の保護膜
５４ 水素バリア層
６０ フラッシュランプ
６１ チタン層
Claims (5)
- （ａ）半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層がＴａＯ、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、またはＺｒＯで形成されたキャパシタを形成する工程と、
（ｂ）前記キャパシタの上を覆い、窒化シリコンで形成された仮の保護膜を形成する工程と、
（ｃ）前記仮の保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
（ｄ）前記半導体基板の全域において、前記仮の保護膜を除去する工程と、
（ｅ）前記仮の保護膜が除去された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と、
（ｆ）前記工程（ｅ）の後、前記キャパシタの上を覆う窒化シリコンで形成された保護膜を形成する工程と
を有する半導体装置の製造方法。 - 前記工程（ｅ）の後、前記工程（ｆ）の前に、さらに、前記キャパシタの上を覆い、前記保護膜よりも水素を透過させにくい絶縁材料で形成された水素バリア層を形成する工程を有する請求項１に記載の半導体装置の製造方法。
- 半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層がＴａＯ、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、またはＺｒＯで形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う窒化シリコンで形成された保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜の表面を、フラッシュランプを用いて加熱し、該保護膜中に含有される水素を脱離させる工程と、
水素脱離後の保護膜が形成された前記半導体基板を、不活性な雰囲気中または真空中で熱処理する工程と
を有する半導体装置の製造方法。 - 半導体基板上にトランジスタ、及び該トランジスタに電気的に接続され、２つの電極が金属で形成され、該２つの電極の間の誘電体層がＴａＯ、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＨｆＯ、またはＺｒＯで形成されたキャパシタを形成する工程と、
前記キャパシタの上を覆う窒化シリコンで形成された保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板を、還元性雰囲気中で熱処理する工程と、
前記保護膜の上に、水素ゲッタリング能力を有する材料からなるゲッタリング膜を形成する工程と、
前記ゲッタリング膜の形成された前記半導体基板を、窒素ガス雰囲気、不活性ガス雰囲気、または真空中で熱処理する工程と、
前記ゲッタリング膜を除去する工程と
を有する半導体装置の製造方法。 - 前記キャパシタの誘電体層がＴａＯで形成されている請求項１〜４のいずれかに記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002211020A JP4376490B2 (ja) | 2002-07-19 | 2002-07-19 | 半導体装置の製造方法 |
| TW091135584A TWI286836B (en) | 2002-07-19 | 2002-12-09 | Semiconductor device with transistor and capacitor and its manufacture method |
| US10/317,063 US6849894B2 (en) | 2002-07-19 | 2002-12-12 | Semiconductor device with transistor and capacitor and its manufacture method |
| KR1020020079035A KR100867476B1 (ko) | 2002-07-19 | 2002-12-12 | 반도체 장치 및 그 제조 방법 |
| US10/845,153 US7112839B2 (en) | 2002-07-19 | 2004-05-14 | Semiconductor device with transistor and capacitor and its manufacture method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002211020A JP4376490B2 (ja) | 2002-07-19 | 2002-07-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004055813A JP2004055813A (ja) | 2004-02-19 |
| JP4376490B2 true JP4376490B2 (ja) | 2009-12-02 |
Family
ID=30437577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002211020A Expired - Fee Related JP4376490B2 (ja) | 2002-07-19 | 2002-07-19 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6849894B2 (ja) |
| JP (1) | JP4376490B2 (ja) |
| KR (1) | KR100867476B1 (ja) |
| TW (1) | TWI286836B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505679B1 (ko) * | 2003-03-19 | 2005-08-03 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US6867433B2 (en) * | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
| US8361811B2 (en) | 2006-06-28 | 2013-01-29 | Research In Motion Rf, Inc. | Electronic component with reactive barrier and hermetic passivation layer |
| US20080217672A1 (en) * | 2007-03-09 | 2008-09-11 | Qimonda Ag | Integrated circuit having a memory |
| US7592273B2 (en) * | 2007-04-19 | 2009-09-22 | Freescale Semiconductor, Inc. | Semiconductor device with hydrogen barrier and method therefor |
| US9385314B2 (en) | 2008-08-12 | 2016-07-05 | Industrial Technology Research Institute | Memory cell of resistive random access memory and manufacturing method thereof |
| US8362454B2 (en) | 2008-08-12 | 2013-01-29 | Industrial Technology Research Institute | Resistive random access memory having metal oxide layer with oxygen vacancies and method for fabricating the same |
| US9811517B2 (en) | 2013-01-29 | 2017-11-07 | Tencent Technology (Shenzhen) Company Limited | Method and system of adding punctuation and establishing language model using a punctuation weighting applied to chinese speech recognized text |
| CN104143331B (zh) | 2013-05-24 | 2015-12-09 | 腾讯科技（深圳）有限公司 | 一种添加标点的方法和系统 |
| TWI785043B (zh) | 2017-09-12 | 2022-12-01 | 日商松下知識產權經營股份有限公司 | 電容元件、影像感測器、電容元件之製造方法及影像感測器之製造方法 |
| JP7052384B2 (ja) * | 2018-01-31 | 2022-04-12 | 東レ株式会社 | 仮保護膜用樹脂組成物、およびこれを用いた半導体電子部品の製造方法 |
| KR102461809B1 (ko) | 2018-11-09 | 2022-11-01 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
| CN114597210A (zh) * | 2020-12-07 | 2022-06-07 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3098474B2 (ja) * | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6344413B1 (en) * | 1997-12-22 | 2002-02-05 | Motorola Inc. | Method for forming a semiconductor device |
| JP3762144B2 (ja) * | 1998-06-18 | 2006-04-05 | キヤノン株式会社 | Ｓｏｉ基板の作製方法 |
| US6465370B1 (en) * | 1998-06-26 | 2002-10-15 | Infineon Technologies Ag | Low leakage, low capacitance isolation material |
| US6342711B1 (en) * | 1999-03-08 | 2002-01-29 | Advanced Technology Materials, Inc. | Confinement of E-fields in high density ferroelectric memory device structures |
| KR100389033B1 (ko) * | 2001-04-11 | 2003-06-25 | 삼성전자주식회사 | 강유전체 메모리소자 및 그 제조방법 |
-
2002
- 2002-07-19 JP JP2002211020A patent/JP4376490B2/ja not_active Expired - Fee Related
- 2002-12-09 TW TW091135584A patent/TWI286836B/zh not_active IP Right Cessation
- 2002-12-12 US US10/317,063 patent/US6849894B2/en not_active Expired - Lifetime
- 2002-12-12 KR KR1020020079035A patent/KR100867476B1/ko active IP Right Grant
-
2004
- 2004-05-14 US US10/845,153 patent/US7112839B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100867476B1 (ko) | 2008-11-06 |
| TWI286836B (en) | 2007-09-11 |
| US6849894B2 (en) | 2005-02-01 |
| JP2004055813A (ja) | 2004-02-19 |
| KR20040010035A (ko) | 2004-01-31 |
| US7112839B2 (en) | 2006-09-26 |
| US20040012047A1 (en) | 2004-01-22 |
| TW200402142A (en) | 2004-02-01 |
| US20040262663A1 (en) | 2004-12-30 |
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| JP2005050899A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A711 | Notification of change in applicant |
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| A131 | Notification of reasons for refusal |
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|
| TRDD | Decision of grant or rejection written | ||
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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