KR20040010035A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

캐패시터의 누설 전류를 저감시키는 것이 가능한 반도체 장치의 제조 방법을 제공한다. 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성한다. 캐패시터 위를 덮는 임시 보호막을 형성한다. 임시 보호막이 형성된 반도체 기판을 환원성 분위기 속에서 열 처리한다. 임시 보호막을 제거한다. 임시 보호막이 제거된 반도체 기판을 불활성 분위기 속 또는 진공 속에서 열 처리한다. 캐패시터 위를 덮는 보호막을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH TRANSISTOR AND CAPACITOR AND ITS MANUFACTURE METHOD}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 트랜지스터, 및 이 트랜지스터에 접속되며, 금속막, 유전체막, 금속막이 이 순서대로 적층된 캐패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
다이내믹 랜덤 액세스 메모리(DRAM)의 메모리 소자로서 캐패시터가 이용된다. 캐패시터의 성능을 향상시킴으로써, 메모리 소자의 성능을 향상시킬 수 있다. 캐패시터 유전체층의 유전율을 높게 한 고유전체 캐패시터를 이용하면, DRAM을 미세화하는 것이 용이하게 된다.
높은 유전율을 갖는 산화물 고유전체 재료로서 Ta2O5가 알려져 있다. 또한, 캐패시터 유전체층으로서 Ta2O5막을 사용하면, 누설 전류를 저감시킬 수 있다. 또한, 화학 기상 성장(CVD)에 의해 Ta2O5막을 형성하면, 양호한 스텝 커버리지를 실현할 수 있다.
산화물 고유전체층을 캐패시터 유전체층으로서 이용하는 경우, 캐패시터의 하측 전극 및 상측 전극은 산화되지 않거나, 또는 산화되어도 도전체인 금속으로 형성하는 것이 요구된다. 이러한 재료의 전극을 이용하면, 양호한 전기적 특성을 갖는 캐패시터를 얻는 것이 용이해진다. 산화되지 않거나 또는 산화되어도 도전성을 유지하는 성질을 갖는 금속으로서, Ru, Pt 등의 귀금속을 포함하는 레어 메탈(rare metal)이 알려져 있다. CVD로 Ru막을 형성하면, 양호한 스텝 커버리지를 실현할 수 있다.
DRAM의 제조 공정은 트랜지스터의 형성 공정, 트랜지스터와 캐패시터 사이의 배선층의 형성 공정, 캐패시터의 형성 공정, 캐패시터 상의 배선층과 보호막의 형성 공정, 및 트랜지스터 성능 회복을 위한 열 처리로 분류할 수 있다. 트랜지스터 성능 회복을 위한 열 처리는 수소 분위기 속에서 행해진다. 수소 분위기 속에서 열 처리를 행하면, 트랜지스터의 성능은 회복되지만, Ru/Ta2O5/Ru 구조의 캐패시터의 전기적 특성이 열화하는 것을 알았다.
질화 실리콘으로 이루어지는 보호막을 형성하기 전이면, 약 400℃에서 캐패시터의 전기적 특성 회복을 위한 열 처리를 행함으로써, 캐패시터의 전기적 특성을 회복시킬 수 있다. 그런데, 보호막을 형성한 후에는 열처리를 행해도, 캐패시터의 누설 전류를 저감시키는 것이 곤란하다.
본 발명의 목적은 캐패시터의 누설 전류를 저감시키는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 캐패시터의 누설 전류를 저감시킨 반도체 장치를 제공하는 것이다.
도 1은 제1 실시예에 의한 반도체 장치의 제조 방법으로 제작되는 DRAM의 단면도, 및 게이트 전극의 단면도.
도 2는 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 도.
도 3은 제1 실시예에 의한 방법으로 제작한 DRAM의 캐패시터의 전류 전압 특성을, 종래의 방법으로 제작한 DRAM의 캐패시터의 전류 전압 특성과 비교하여 도시하는 그래프.
도 4는 제1 실시예에 의한 방법으로 제작한 DRAM의 캐패시터의 전류 전압 특성, 및 그 캐패시터의 열 처리 후의 전류 전압 특성을 도시하는 그래프.
도 5는 제1 실시예에 의한 방법으로 제작한 DRAM의 캐패시터 상부의 층간 절연막 중 수소 농도 분포를, 종래의 방법으로 제작한 DRAM의 캐패시터의 그것과 비교하여 도시하는 그래프.
도 6은 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 도면이다.
도 7은 제3 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정도.
도 8은 제4 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 도.
도 9는 제5 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판
12 : 분리 영역
13 : 절연 게이트 전극
14 : 제1 층간 절연막
15, 17 : 플러그
16 : 제2 층간 절연막
21 : 게이트 절연막
22 : 하측 게이트 전극
23 : 상측 게이트 전극
24 : 에칭 스토퍼층
25 : 측벽 에칭 스토퍼
31, 33 : 질화 실리콘층
32 : 산화 실리콘층
34 : 질화 티탄층
36, 38 : 루테늄층
37 : 산화 탄탈층
41 : 제3 층간 절연막
42, 44 : 알루미늄 배선
43 : 제4 층간 절연막
45 : 제5 층간 절연막
46 : 보호막
47 : 개구
50 : 트랜지스터층
51 : 캐패시터층
52 : 다층 배선층
53 : 임시 보호막
54 : 수소 배리어층
60 : 플래시 램프
61 : 티탄층
본 발명의 일 관점에 의하면, 반도체 기판 위에 형성된 트랜지스터와, 상기 트랜지스터에 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 캐패시터 유전체층이 산화물 유전체로 형성된 캐패시터와, 상기 캐패시터 위에 형성되며, 상기 반도체 기판으로부터 멀어짐에 따라서, 함유되는 수소의 농도가 서서히 저하하는 층간 절연막과, 상기 층간 절연막의 위에 형성된 보호막을 포함하는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면, (a) 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과, (b) 상기 캐패시터 위를 덮는 임시 보호막을 형성하는 공정과, (c) 상기 임시 보호막이 형성된 상기 반도체 기판을, 환원성 분위기 속에서 열 처리하는 공정과, (d) 상기 임시 보호막을 제거하는 공정과, (e) 상기 임시 보호막이 제거된 상기 반도체 기판을, 불활성 분위기 속 또는 진공 속에서 열 처리하는 공정과, (f) 상기 캐패시터 위를 덮는 보호막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
공정 (c)의 열 처리에 의해서, 반도체 기판 위에 형성되어 있는 트랜지스터의 특성이 개선된다. 그런데, 이 열 처리에 의해서 캐패시터의 누설 전류가 증가하는 경우가 있다. 임시 보호막을 제거한 후, 공정 (e)의 열 처리를 행함으로써, 캐패시터의 누설 전류를 저감시킬 수 있다.
본 발명의 다른 관점에 의하면, 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과, 상기 캐패시터 위를 덮는 보호막을 형성하는 공정과, 상기 보호막이 형성된 상기 반도체 기판을 환원성 분위기 속에서 열 처리하는 공정과, 상기 보호막을, 플래시 램프를 이용하여 가열하여, 해당 보호막 중에 함유되는 수소를 이탈시키는 공정과, 수소 이탈 후의 보호막이 형성된 상기 반도체 기판을 불활성 분위기 속 또는 진공 속에서 열 처리하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
환원성 분위기 속에서 열 처리함으로써, 트랜지스터의 특성을 개선할 수 있다. 그런데, 이 열 처리에 의해서, 캐패시터의 누설 전류가 증가하는 경우가 있다. 보호막으로부터 수소를 이탈시킨 후에, 열 처리를 행함으로써, 캐패시터의 누설 전류를 저감시킬 수 있다.
본 발명의 또 다른 관점에 의하면, 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과, 상기 캐패시터 위를 덮는 보호막을 형성하는 공정과, 상기 보호막이 형성된 상기 반도체 기판을, 환원성 분위기 속에서 열 처리하는 공정과, 상기 보호막의 위에, 수소 게터링 능력을 갖는 재료로 이루어지는 게터링막을 형성하는 공정과, 상기 게터링막이 형성된 상기 반도체 기판을 열 처리하는 공정과, 상기 게터링막을 제거하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
게터링막을 형성한 상태에서 열 처리를 하면, 보호막 중의 수소가 게터링막에 흡수되어, 수소가 캐패시터로 확산되는 것이 방지된다. 이 때문에, 열 처리에 의해서 캐패시터의 전기적 특성을 개선시킬 수 있다.
본 발명의 또 다른 관점에 의하면, 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과, 상기 트랜지스터 및 캐패시터가 형성된 상기 반도체 기판을, 환원성 분위기 속에서 열 처리하는 공정과, 상기 환원성 분위기 속에서의 열 처리 후, 상기 반도체 기판을 불활성 분위기 속 또는 진공 속에서 열 처리하는 공정과, 상기 캐패시터 위를 덮는 보호막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
보호막이 형성되기 전에, 환원성 분위기 속에서의 열 처리와, 불활성 분위기 속 또는 진공 속에서의 열 처리가 행해진다. 1회째의 열 처리에 의해 트랜지스터의 성능이 개선되지만, 동시에 캐패시터의 누설 전류가 증가하는 경우가 있다. 2회째의 열 처리에 의해 캐패시터의 누설 전류를 저감시킬 수 있다.
<발명의 실시 형태>
도 1의 (a)에, 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법에 의해 제조되는 DRAM의 단면도를 도시한다. 이하, 도 1의 (a)를 참조하면서, 제1 실시예에 의한 반도체 장치의 제조 방법에 대하여 설명한다.
p형 표면 영역을 갖는 실리콘 기판(11)의 표면에 얕은 트렌치 아이솔레이션(STI)에 의해 산화 실리콘(SiO2)의 분리 영역(12)을 형성한다. 분리 영역(12)으로 획정된 활성 영역의 표면에, 절연 게이트 전극(13)을 형성한다.
도 1의 (b)에 도시한 바와 같이, 절연 게이트 전극(13)은 실리콘 표면에 형성된 산화 실리콘으로 이루어지는 게이트 절연막(21)과, 그 위에 형성된 다결정 실리콘의 하측 게이트 전극(22)과, 그 위에 형성된 텅스텐 실리사이드(WSi) 등의 상측 게이트 전극(23)과, 그 위에 형성된 질화 실리콘(SiN) 등의 에칭 스토퍼층(24)과, 게이트 전극 측벽을 덮는 질화 실리콘 등의 측벽 에칭 스토퍼(25)를 갖는다. 또, 도시의 간략화를 위해, 도 1의 (a)에서는 절연 게이트 전극(13)은 간략화한 구성으로 도시한다.
측벽 에칭 스토퍼(25)를 형성하기 전에, 게이트 절연막(21)으로부터 에칭 스토퍼층(24)까지의 적층 구조를 마스크로 하여, 소스 및 드레인 영역을 형성하기 위한 이온 주입이 행해진다.
절연 게이트 전극(13)을 형성한 후, 산화 실리콘 등의 제1 층간 절연막(14)을 형성한다. 제1 층간 절연막(14)의 소요 개소에 컨택트홀을 개구하고, 다결정 실리콘, 텅스텐(W) 등의 플러그(15)를 형성한다. 또, 플러그(15)는 CVD에 의해서 다결정 실리콘 또는 텅스텐층을 퇴적시켜, 화학 기계 연마(CMP) 등에 의해서 불필요부를 제거함으로써 형성된다.
그 후, 기판 전면 상에 제2 층간 절연막(16)을 형성한다. 또, 제2 층간 절연막(16)은 일단 도중의 레벨까지 절연층을 퇴적시켜, 비트선 BL을 형성한 후, 비트선 BL을 매립하고, 남은 부분의 절연층을 퇴적시킴에 의해 형성된다. 제2 층간 절연막(16)을 관통하여, 아래의 플러그(15)에 달하는 컨택트홀을 형성하고, 컨택트홀 중에 텅스텐 등으로 형성된 플러그(17)를 매립한다.
플러그(17)의 형성은 예를 들면 블랭킷 텅스텐층의 퇴적, 및 CMP 등에 의해서 행한다. 그 후, 평탄화한 제2 층간 절연막(16)의 표면 상에 질화 실리콘층(31), 산화 실리콘층(32), 및 질화 실리콘층(33)을 순서대로 형성한다. 이들의 적층은 후에 형성하는 캐패시터의 쓰러짐 방지를 위한 대좌(台座)를 구성하는 부재가 된다. 상하의 질화 실리콘층(31, 33)은 산화 실리콘층의 에칭 시에 에칭 스토퍼로서 기능한다.
질화 실리콘층(33) 상에, 두꺼운 희생막을 산화 실리콘 등에 의해 형성하고, 실린더형 캐패시터를 형성하는 영역에 개구를 형성한다. 이 개구의 저면에 플러그(17)의 표면을 노출시킨다. 개공을 형성한 후, 질화 티탄(TiN)층(34) 및 루테늄(Ru)층(36)을 퇴적시키고, 희생막의 상면의 위에 퇴적한 루테늄층 및 질화 티탄층을 CMP 등에 의해 제거한다. 이와 같이 하여, 캐패시터의 하측 전극이 형성된다.
그 후 희생막은 불산 용액 등에 의한 웨트 에칭에 의해 제거한다. 이 제거 공정에서, 질화 티탄층(34)은 노출되어 있는 부분으로부터 제거되어, 질화 실리콘층(33)의 상면보다도 내려 간 부분까지 제거된다. 질화 티탄층(34)의 노출되어 있는 부분이 제거됨으로써, 루테늄층(36)의 외측의 측면도 노출된다.
캐패시터 하측 전극의 노출된 표면 상에, 두께 약 13㎚의 산화 탄탈(Ta2O5)층(37)을, Ta(O(C2H5))5를 소스 가스로 하여, 기판 온도를 400∼500℃로 한 CVD에 의해 형성한다. 산화 탄탈층(37)은 질화 티탄층(34)이 후퇴한 부분도 포함시켜, 노출되어 있는 루테늄층(36)의 전 표면을 덮는다.
Ru(EtCP)2또는 Ru(CP)2를 소스 가스로서 이용하여, 기판 온도를 300∼400℃로 한 CVD에 의해, 산화 탄탈층(37)의 표면을 덮는 두께 30㎚의 루테늄층(38)을 형성한다. 이와 같이 하여, 하측 전극이 되는 루테늄층(36), 캐패시터 유전체층이 되는 산화 탄탈층(37), 및 상측 전극이 되는 루테늄층(38)으로 구성된 캐패시터 구조가 형성된다.
캐패시터 구조를 매립하도록, 기판 전면 상에 산화 실리콘으로 이루어지는 제3 층간 절연막(41)을 형성한다. 루테늄층(38)의 정상부에서의 제3 층간 절연막(41)의 두께 T41은 예를 들면 300㎚이다. 제3 층간 절연막(41)의 소요 개소에 컨택트홀을 형성하고, 그 저면에 캐패시터의 상측 전극이 되는 루테늄층(38)의 일부를 노출시킨다. 또, 컨택트홀은 캐패시터 구조가 배치되어 있지 않은 영역에 배치된다.
제3 층간 절연막(41) 위에, 두께 약 400㎚의 제1층째의 알루미늄 배선(42)을 형성한다. 이 알루미늄 배선(42)은 제3 층간 절연막(41)에 형성된 컨택트홀 내를 경유하여 루테늄층(38)에 접속된다. 알루미늄 배선(42)을 덮도록, 제3 층간 절연막(41) 위에, 산화 실리콘으로 이루어지는 두께 약 450㎚의 제4 층간 절연막(43)을 형성한다.
제4 층간 절연막(43)의 표면 상에, 두께 약 900㎚의 제2층째의 알루미늄 배선(44)을 형성한다. 알루미늄 배선(44)은 제4 층간 절연막(43)에 형성된 컨택트홀 내를 경유하여, 하층의 소정의 배선에 접속된다.
알루미늄 배선(44)을 덮도록, 제4 층간 절연막(43) 위에, 산화 실리콘으로 이루어지는 두께 약 300㎚의 제5 층간 절연막(45)을 형성한다. 산화 실리콘으로 이루어지는 이들의 층간 절연막은, 예를 들면 CVD에 의해 형성된다. 제5 층간 절연막(45)의 위에, 질화 실리콘으로 이루어지는 두께 약 600㎚의 보호막(46)이 형성되어 있다. 제5 층간 절연막(45) 및 보호막(46)의 2층에 개구(47)를 형성하고, 그저면에 알루미늄 배선(44)의 일부를 노출시킨다.
다음에, 도 2를 참조하여 제5 층간 절연막(45)을 형성한 후의 제조 공정에 대하여 설명한다.
도 2의 (a)에 도시한 바와 같이 트랜지스터층(50) 위에, 캐패시터층(51) 및 다층 배선층(52)이 형성되어 있다. 트랜지스터층(50)은 도 1의 (a)에 도시한 실리콘 기판(11)로부터 제2 층간 절연막(16)까지의 적층 구조에 상당한다. 캐패시터층(51)은 도 1의 (a)의 질화 실리콘막(31)으로부터 루테늄층(38)까지의 적층 구조에 상당한다. 다층 배선층(52)은 도 1의 (a)의 제3 층간 절연막(41)으로부터 제5 층간 절연막(45)까지의 다층 구조에 상당한다.
다층 배선층(52) 상에, 질화 실리콘으로 이루어지는 두께 약 600㎚의 임시 보호막(53)을 CVD에 의해 형성한다. 수소 가스 10%, 질소 가스 90%의 환원성 분위기 속에서, 온도 400∼450℃에서 1 시간의 열 처리를 행한다. 이 열 처리는 트랜지스터층(50)에 형성되어 있는 트랜지스터의 특성을 향상시키기 위한 것이다.
도 2의 (b)에 도시한 바와 같이, 임시 보호막(53)을 제거한다. 임시 보호막(53)의 제거는 예를 들면 CF4과 O2와 N2와의 혼합 가스를 이용한 반응성 이온 에칭(RIE)에 의해 행할 수 있다. 이 때의 CF4, O2, 및 N2의 유량은 각각 140sccm, 300sccm, 및 40sccm이고, 기판 온도는 실온이며, 인가 고주파 전력은 800W이고, 에칭 시간은 10분이다. 또, 임시 보호막(53)을 웨트 에칭에 의해 제거하는 것도 가능하다.
임시 보호막(53)을 제거한 상태에서 질소 가스 속에서 기판을 300∼400℃까지 가열하여, 1 시간의 열 처리를 행한다. 이 열 처리에 의해, 캐패시터의 전기적 특성을 개선시킬 수 있다. 또, 질소 가스 분위기 대신에, 다른 불활성 가스 분위기 속에서 열처리를 행해도 되며, 진공 속에서 열처리를 행해도 된다.
도 2의 (c)에 도시한 바와 같이, 다층 배선층(52) 위에 질화 실리콘으로 이루어지는 보호막(46)을 형성한다.
다음에, 도 3 및 도 4를 참조하여, 상기 제1 실시예에 의한 DRAM의 제조 방법의 효과에 대하여 설명한다.
도 3의 (a)에, 캐패시터의 전류 전압 특성을 도시한다. 횡축은 캐패시터에의 인가 전압을 단위 「V」로 나타내고, 종축은 1개의 캐패시터당 누설 전류를 단위 「A」로 나타낸다. 도 3의 (a) 중 흑 마름모형 기호, 백 마름모형 기호, 및 흑 삼각 기호는 각각, 캐패시터의 특성 개선을 위한 질소 분위기 속에서의 열 처리 온도를 350℃, 350℃, 및 400℃로서 제1 실시예에 의한 방법으로 제작한 DRAM의 캐패시터의 전류 전압 특성을 도시한다. 비교를 위해, 종래의 방법으로 제작한 DRAM의 캐패시터의 전류 전압 특성을 백동그라미 기호로 나타낸다.
제1 실시예에 의한 방법으로 제작한 DRAM의 캐패시터의 누설 전류가 종래의 방법으로 제작한 DRAM의 캐패시터의 누설 전류보다도 적은 것을 알 수 있다. 종래의 방법으로 제작한 DRAM의 캐패시터의 누설 전류가 많은 것은 트랜지스터의 특성 향상을 위한 수소 분위기 속에서의 열 처리 시에, 캐패시터 유전체막인 산화 탄탈이 환원되어 산소의 공격자점(vacancy)이 발생하거나 산화 탄탈 중에 격자 결함이발생하거나 하기 때문이라고 생각된다.
제1 실시예에 의한 방법에서는 도 2의 (b)에 도시한 보호막이 없는 상태에서, 불활성 가스 분위기 속 또는 진공 속에서 열 처리가 행해진다. 이 열 처리에 의해, 산화 탄탈의 결정성이 회복되어 캐패시터의 전기적 특성이 개선된다.
도 3의 (b)에, 보호막(46)이 형성되어 있는 상태에서 캐패시터의 전기적 특성 개선을 위한 열 처리를 행한 경우의 캐패시터의 전류 전압 특성을 도시한다. 도 3의 (b) 중 백동그라미 기호는 도 3의 (a)에 백동그라미 기호로 나타낸 종래의 방법으로 제작한 캐패시터의 전류 전압 특성을 도시하고, 흑 삼각 기호는 질소 분위기 속에서 400∼450℃에서 열 처리를 행한 후의 캐패시터의 전류 전압 특성을 나타낸다. 보호막(46)이 형성되어 있는 상태에서 열처리를 행해도, 캐패시터의 전기적 특성이 개선되지 않은 것을 알 수 있다. 이것은 질화 실리콘으로 이루어지는 보호막(46)에 수소가 함유되어 있기 때문에, 열처리를 행해도 다층 배선층(52) 내의 수소가 이탈하지 않기 때문이라고 생각된다.
제1 실시예와 같이, 일단 형성한 임시 보호막(53)을 제거한 후, 열 처리를 행함으로써, 다층 배선층(52) 내의 수소를 이탈시켜, 산화 탄탈의 결정성을 회복시킬 수 있다.
도 2의 (c)에 도시한 보호막(46)을 형성한 후, 어셈블리 공정이 실행된다. 어셈블리 공정에서는 보호막(46)이 형성된 상태에서 열 처리가 행해진다. 이 열 처리 중에, 보호막(46) 내의 수소가 캐패시터 구조까지 확산하여, 캐패시터의 전기적 특성을 열화시키는 것이 염려된다. 본원 발명자는 어셈블리 공정에서의 캐패시터의 전기적 특성의 열화의 유무에 대하여 평가 실험을 행하였다.
도 4에, 그 평가 실험의 결과를 나타낸다. 도 4는 열 처리 공정 후의 캐패시터의 전류 전압 특성을 나타낸다. 도면 중의 백동그라미 기호는 상기 제1 실시예에 의한 방법으로 제작한 DRAM의 캐패시터의 전류 전압 특성을 나타낸다. 플러스 기호, 마름모형 기호, 및 삼각 기호는 각각 상기 제1 실시예에 의한 방법으로 제작한 DRAM을 질소 분위기 속에서, 온도 400℃, 350℃, 및 300℃에서 1 시간의 열 처리를 행한 후의 캐패시터의 전류 전압 특성을 나타낸다.
열 처리 온도가 300℃일 때는 누설 전류는 거의 증가하지 않는다. 열 처리 온도를 350℃로 하면, 누설 전류가 약간 증가하고, 열 처리 온도를 400℃로 하면, 누설 전류가 더 증가한다. 단, 열 처리 온도를 400℃로 한 경우에서도, 캐패시터의 누설 전류는 도 3의 (a)에 백동그라미 기호로 나타낸 종래의 방법으로 제작한 DRAM의 캐패시터의 누설 전류보다는 적다.
상술한 평가 실험 결과로부터 알 수 있듯이, 어셈블리 공정에서의 열 처리의 온도를 350℃ 이하, 보다 바람직하게는 350℃ 이하로 하는 것에 의해, 캐패시터의 전기적 특성의 열화를 억제 할 수 있다. 또한, 상기 제1 실시예에 의한 방법으로 제작한 DRAM의 정션 누설 전류도 적고, 종래의 방법으로 제작한 것과 동등하였다.
도 5에, 상기 제1 실시예로 제작한 DRAM의 캐패시터의 정상보다도 위의 제3 층간 절연막(41) 내의 두께 방향의 수소 농도 분포의 일례를 나타낸다. 제1 실시예에서는 보호막(46)을 형성하기 전에, 수소 이탈을 위한 열 처리가 행해진다. 이 때문에, 제3 층간 절연막(41) 내의 수소 농도는 실선 a로 나타낸 바와 같이 기판으로부터 멀어짐에 따라서 서서히 저하한다.
이것에 대하여, 종래의 방법으로 제작한 DRAM에서는 트랜지스터의 성능 개선을 위한 수소 분위기 속에서의 열 처리 시에 확산된 수소가, 제3 층간 절연막(41) 내에 그대로 남는다. 이 때문에, 수소 농도는 파선 b로 나타낸 바와 같이 기판으로부터 멀어짐에 따라서 서서히 상승한다.
다음에, 도 6을 참조하여, 제2 실시예에 의한 DRAM의 제조 방법에 대하여 설명한다.
도 6의 (a)에 도시한 바와 같이, 트랜지스터층(50), 캐패시터층(51), 다층 배선층(52)을 형성한 후, 그 위에 임시 보호막(53)을 형성한다. 이 상태에서, 수소 분위기 속에서 트랜지스터의 성능 개선을 위한 열 처리를 행한다. 도 6의 (b)에 도시한 바와 같이, 임시 보호막(63)을 제거한 후, 캐패시터의 전기적 특성 개선을 위한 열 처리를 행한다. 여기까지의 공정은 도 2의 (a) 및 도 2의 (b)을 참조하여 설명한 제1 실시예의 공정와 마찬가지이다.
도 6의 (c)에 도시한 바와 같이, 다층 배선층(52) 위에, 수소 배리어층(54)을 형성한다. 수소 배리어층(54)은, 예를 들면 알루미나(Al2O3) 또는 산화 탄탈(Ta2O5)로 형성된다. 알루미나막은, 예를 들면 스퍼터링에 의해 형성할 수 있고, 산화 탄탈막은 예를 들면 CVD에 의해 형성할 수 있다. .
도 6의 (d)에 도시한 바와 같이, 수소 배리어층(54) 위에, 보호막(46)을 형성한다. 보호막(46)은 도 2의 (c)에 도시한 제1 실시예로 형성되는 보호막(46)과동일한 방법으로 형성된다.
제2 실시예에 의한 방법으로 제작한 DRAM에서는 보호막(46)과 캐패시터층(51) 사이에 수소 배리어층(54)이 배치되어 있다. 이 때문에, 보호막(46) 내의 수소가 캐패시터층(51)까지 확산하는 것을 방지할 수 있다. 제1 실시예에 의한 방법으로 제작한 DRAM의 경우에는 보호막(46)을 형성한 후에 400℃ 정도의 열 처리를 행하면, 도 4에 플러스 기호로 나타낸 바와 같이 캐패시터의 누설 전류의 증가가 나타났다. 제2 실시예에 의한 방법으로 제작한 DRAM의 경우에는 수소 배리어층(54)이 보호막(46)으로부터 캐패시터층(51)으로의 수소의 확산을 방지하기 위해서, 400℃ 이상의 열처리를 행해도, 캐패시터의 누설 전류의 증가량은 적을 것이다.
다음에, 도 7을 참조하여 제3 실시예에 의한 DRAM의 제조 방법에 대하여 설명한다.
도 7의 (a)에 도시한 바와 같이, 트랜지스터층(50), 캐패시터층(51), 및 다층 배선층(52)을 형성한다. 여기까지의 공정은 도 2의 (a)을 참조하여 설명한 제1 실시예의 공정와 마찬가지이다. 제1 실시예에서는 다층 배선층(52) 위에 임시 보호막(53)을 형성하였지만, 제3 실시예에서는 최후까지 남는 보호막(46)을 형성한다. 보호막(46)은 도 2의 (c)에 도시한 제1 실시예에 의한 방법으로 형성되는 보호막(46)과 마찬가지의 방법으로 형성된다.
이 상태에서, 트랜지스터의 성능 개선을 위한 열 처리를 행한다. 열 처리 조건은 도 2의 (a)을 참조하여 설명한 제1 실시예의 경우의 트랜지스터의 성능 개선을 위한 열 처리의 조건과 동일하다.
도 7의 (b)에 도시한 바와 같이, 진공 중 또는 질소 분위기 속에서, 플래시 램프(60)에 의해 보호막(46)의 표면을 순간적으로 가열한다. 가열 시간은 보호막(46)의 표면이 450∼700℃ 정도가 되지만, 보호막(46)과 다층 배선층(52)과의 계면은 400℃ 이하로 유지되는 정도로 한다. 예를 들면, 가열 시간은 밀리초 또는 마이크로초의 정도이다. 이 순간적인 가열에 의해, 보호막(46) 내에 포함되는 수소를 이탈시킬 수 있다. 이 방법에서는 다층 배선층(52)은 400℃ 이하로 유지되기 때문에, 알루미늄 배선 등은 손상을 받지 않는다.
도 7의 (c)에 도시한 바와 같이, 수소 이탈 처리가 실시된 보호막(46)이 형성된 상태에서, 캐패시터의 전기적 특성 개선을 위한 열 처리를 행한다. 열 처리 조건은 도 2의 (b)을 참조하여 설명한 제1 실시예에서의 캐패시터의 전기적 특성 개선을 위한 열 처리의 조건과 동일하다. 다층 배선층(52)을 덮고 있는 보호막(46)은 수소 이탈 처리를 행한 것이기 때문에, 보호막(46)으로부터 캐패시터층(51)으로, 수소가 확산하는 것을 방지할 수 있다. 이에 의해, 캐패시터의 전기적 특성을 개선시킬 수 있다.
다음에, 도 8을 참조하여 제4 실시예에 의한 DRAM의 제조 방법에 대하여 설명한다.
도 8의 (a)에 도시한 바와 같이, 트랜지스터층(50), 캐패시터층(51), 다층 배선층(52), 및 보호막(46)을 형성한다. 여기까지의 공정은 도 7의 (a)을 참조하여 설명한 제3 실시예의 공정와 마찬가지이다. 이 상태에서, 트랜지스터의 성능개선을 위한 열 처리를 행한다. 열 처리 조건은 도 2의 (a)을 참조하여 설명한 제1 실시예의 경우의 트랜지스터의 성능 개선을 위한 열 처리의 조건과 동일하다.
도 8의 (b)에 도시한 바와 같이, 보호막(46)의 위에, 티탄(Ti)층(61)을, 예를 들면 스퍼터링에 의해 형성한다. 이 상태에서, 질소 가스 분위기 속에서 400℃에서 약 1 시간의 열 처리를 행한다. 티탄은 수소를 게터링하는 능력을 갖기 때문에, 보호막(46) 내에 포함되는 수소가 티탄층(61)에 흡수되어, 캐패시터층(51)을 향하는 수소의 확산이 억제된다. 이 때문에, 이 열 처리에 의해서, 캐패시터의 전기적 특성을 개선시킬 수 있다. 또, 티탄층(61) 대신에, 보호막(46)보다도 수소를 게터링하여 쉬운 재료로 이루어지는 게터링층을 형성해도 된다.
도 8의 (c)에 도시한 바와 같이, 티탄층(61)을 제거한다. 수소의 게터링을 위한 열 처리에 의해, 캐패시터의 전기적 특성이 개선되어 있지만, 개선의 정도가 불충분하는 경우에는 티탄층(61)을 제거한 후에, 다시 캐패시터의 전기적 특성 개선을 위한 열처리를 행해도 된다.
다음에, 도 9를 참조하여 제5 실시예에 의한 DRAM의 제조 방법에 대하여 설명한다.
도 9의 (a)에 도시한 바와 같이, 트랜지스터층(50), 캐패시터층(51), 및 다층 배선층(52)을 형성한다. 여기까지의 공정은 도 2의 (a)을 참조하여 설명한 제1 실시예의 공정와 마찬가지이다. 이 상태에서, 수소 플라즈마 속에서 400∼450℃의 열 처리를 행한다. 이 열 처리에 의해, 트랜지스터의 성능을 개선시킬 수 있다. 단, 캐패시터층(51)까지 수소가 확산하기 때문에, 캐패시터의 전기적 특성이 열화한다.
보호막을 형성하기 전에, 질소 분위기 속에서 캐패시터의 전기적 특성 개선을 위한 열 처리를 행한다. 이 열 처리의 조건은 도 2의 (b)을 참조하여 설명한 제1 실시예에서의 캐패시터의 전기적 특성 개선을 위한 열 처리의 조건과 동일하다. 보호막이 형성되어 있지 않기 때문, 제1 실시예의 경우와 같이 캐패시터의 전기적 특성을 개선시킬 수 있다.
도 9의 (b)에 도시한 바와 같이, 다층 배선층(52)의 위에 보호막(46)을 형성한다. 보호막(46)은 도 2의 (c)을 참조하여 설명한 제1 실시예의 보호막(46)의 형성 방법과 동일하다.
상기 실시예에서는 캐패시터 유전체막의 재료로서 산화 탄탈(TaO)을 사용하였지만, 그 외에, PZT, BST, STO, HfO, ZrO 등을 사용해도 된다.
이상 실시예에 따라서 본 발명을 설명하였지만, 본 발명은 이들에 제한되는 것이 아니다. 예를 들면, 여러가지의 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
상기 실시예로부터, 이하의 부기에 개시된 발명이 도출된다.
(부기 1)
반도체 기판 위에 형성된 트랜지스터와,
상기 트랜지스터에 전기적으로 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 캐패시터 유전체층이 산화물 유전체로 형성된 캐패시터와,
상기 캐패시터 위에 형성되며, 상기 반도체 기판으로부터 멀어짐에 따라서,함유되는 수소의 농도가 서서히 저하되는 층간 절연막과,
상기 층간 절연막의 위에 형성된 보호막
을 포함하는 반도체 장치.
(부기 2)
상기 캐패시터의 캐패시터 유전체층이 산화 탄탈로 형성되어 있는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 보호막이 질화 실리콘막으로 형성되어 있는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 층간 절연막과 상기 보호막 사이에, 상기 보호막보다도 수소를 투과시키기 어려운 절연 재료로 이루어지는 수소 배리어층이 더 배치되어 있는 부기 1∼3 중 어느 하나에 기재된 반도체 장치.
(부기 5)
(a) 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 전기적으로 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과,
(b) 상기 캐패시터 위를 덮는 임시 보호막을 형성하는 공정과,
(c) 상기 임시 보호막이 형성된 상기 반도체 기판을 환원성 분위기 속에서 열 처리하는 공정과,
(d) 상기 임시 보호막을 제거하는 공정과,
(e) 상기 임시 보호막이 제거된 상기 반도체 기판을 불활성 분위기 속 또는 진공 속에서 열 처리하는 공정과,
(f) 상기 캐패시터 위를 덮는 보호막을 형성하는 공정
을 포함하는 반도체 장치의 제조 방법.
(부기 6)
상기 캐패시터의 유전체층이 산화 탄탈로 형성되어 있는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 제1 보호막 및 제2 보호막이 질화 실리콘으로 형성되어 있는 부기 5 또는 6에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 공정 (e)의 후, 상기 공정 (f)의 전에, 상기 캐패시터 위를 덮고, 상기 보호막보다도 수소를 투과시키기 어려운 절연 재료로 형성된 수소 배리어층을 형성하는 공정을 더 포함하는 부기 5∼7 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 수소 배리어층이 알루미나 또는 산화 탄탈로 형성되어 있는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10)
반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 전기적으로 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과,
상기 캐패시터 위를 덮는 보호막을 형성하는 공정과,
상기 보호막이 형성된 상기 반도체 기판을 환원성 분위기 속에서 열 처리하는 공정과,
상기 보호막을, 플래시 램프를 이용하여 가열하여, 해당 보호막 중에 함유되는 수소를 이탈시키는 공정과,
수소 이탈 후의 보호막이 형성된 상기 반도체 기판을, 불활성 분위기 속 또는 진공 속에서 열 처리하는 공정
을 포함하는 반도체 장치의 제조 방법.
(부기 11)
상기 캐패시터의 유전체층이 산화 탄탈로 형성되어 있는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 보호막이 질화 실리콘으로 형성되어 있는 부기 10 또는 11에 기재된 반도체 장치의 제조 방법.
(부기 13)
반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 전기적으로 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과,
상기 캐패시터 위를 덮는 보호막을 형성하는 공정과,
상기 보호막이 형성된 상기 반도체 기판을, 환원성 분위기 속에서 열 처리하는 공정과,
상기 보호막 위에 수소 게터링 능력을 갖는 재료로 이루어지는 게터링막을 형성하는 공정과,
상기 게터링막이 형성된 상기 반도체 기판을 열 처리하는 공정과,
상기 게터링막을 제거하는 공정
을 포함하는 반도체 장치의 제조 방법.
(부기 14)
상기 게터링막이 티탄으로 형성되어 있는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 캐패시터의 유전체층이 산화 탄탈로 형성되어 있는 부기 13또는 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 보호막이 질화 실리콘으로 형성되어 있는 부기 13∼15 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 17)
반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 전기적으로 접속되며,2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과,
상기 트랜지스터 및 캐패시터가 형성된 상기 반도체 기판을 환원성 분위기 속에서 열 처리하는 공정과,
상기 환원성 분위기 속에서의 열 처리 후, 상기 반도체 기판을 불활성 분위기 속 또는 진공 속에서 열 처리하는 공정과,
상기 캐패시터 위를 덮는 보호막을 형성하는 공정
을 포함하는 반도체 장치의 제조 방법.
(부기 18)
상기 캐패시터의 유전체층이 산화 탄탈로 형성되어 있는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 보호막이 질화 실리콘으로 형성되어 있는 부기 17 또는 18에 기재된 반도체 장치의 제조 방법.
이상 설명한 바와 같이, 본 발명에 따르면, 캐패시터 구조에 수소가 공급되기 어려운 조건으로 열 처리를 행함으로써, 캐패시터의 전기적 특성을 개선할 수 있다.

Claims (10)

  1. 반도체 기판 위에 형성된 트랜지스터와,
    상기 트랜지스터에 전기적으로 접속되며, 2개의 전극이 금속으로 형성되고, 상기 2개의 전극 사이의 캐패시터 유전체층이 산화물 유전체로 형성된 캐패시터와,
    상기 캐패시터 위에 형성되며, 상기 반도체 기판으로부터 멀어짐에 따라서, 함유되는 수소의 농도가 서서히 저하되는 층간 절연막과,
    상기 층간 절연막의 위에 형성된 보호막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 캐패시터의 캐패시터 유전체층이 산화 탄탈로 형성되어 있는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 층간 절연막과 상기 보호막 사이에, 상기 보호막보다도 수소를 투과시키기 어려운 절연 재료로 이루어지는 수소 배리어층이 더 배치되어 있는 반도체 장치.
  4. (a) 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 전기적으로 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과,
    (b) 상기 캐패시터 위를 덮는 임시 보호막을 형성하는 공정과,
    (c) 상기 임시 보호막이 형성된 상기 반도체 기판을 환원성 분위기 속에서 열 처리하는 공정과,
    (d) 상기 임시 보호막을 제거하는 공정과,
    (e) 상기 임시 보호막이 제거된 상기 반도체 기판을, 불활성 분위기 속 또는 진공 속에서 열 처리하는 공정과,
    (f) 상기 캐패시터 위를 덮는 보호막을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 공정 (e)의 후, 상기 공정 (f)의 전에, 상기 캐패시터 위를 덮고, 상기 보호막보다도 수소를 투과시키기 어려운 절연 재료로 형성된 수소 배리어층을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  6. 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 전기적으로 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과,
    상기 캐패시터 위를 덮는 보호막을 형성하는 공정과,
    상기 보호막이 형성된 상기 반도체 기판을, 환원성 분위기 속에서 열 처리하는 공정과,
    상기 보호막을, 플래시 램프를 이용하여 가열하여, 해당 보호막 중에 함유되는 수소를 이탈시키는 공정과,
    수소 이탈 후의 보호막이 형성된 상기 반도체 기판을, 불활성 분위기 속 또는 진공 속에서 열 처리하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  7. 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 전기적으로 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과,
    상기 캐패시터 위를 덮는 보호막을 형성하는 공정과,
    상기 보호막이 형성된 상기 반도체 기판을, 환원성 분위기 속에서 열 처리하는 공정과,
    상기 보호막 위에, 수소 게터링 능력을 갖는 재료로 이루어지는 게터링막을 형성하는 공정과,
    상기 게터링막이 형성된 상기 반도체 기판을 열 처리하는 공정과,
    상기 게터링막을 제거하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  8. 반도체 기판 위에 트랜지스터, 및 해당 트랜지스터에 전기적으로 접속되며, 2개의 전극이 금속으로 형성되고, 해당 2개의 전극 사이의 유전체층이 산화물 유전체로 형성된 캐패시터를 형성하는 공정과,
    상기 트랜지스터 및 캐패시터가 형성된 상기 반도체 기판을, 환원성 분위기 속에서 열 처리하는 공정과,
    상기 환원성 분위기 속에서의 열 처리 후, 상기 반도체 기판을 불활성 분위기 속 또는 진공 속에서 열 처리하는 공정과,
    상기 캐패시터 위를 덮는 보호막을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서,
    상기 캐패시터의 유전체층이 산화 탄탈로 형성되어 있는 반도체 장치의 제조 방법.
  10. 제4항 내지 제9항 중 어느 한 항에 있어서,
    상기 보호막이 질화 실리콘으로 형성되어 있는 반도체 장치의 제조 방법.
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