KR102461809B1 - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

반도체 소자는, 기판 상에 하부 구조물이 구비된다. 하부 구조물은 패드 패턴들을 포함하고, 상기 패드 패턴들의 상부면이 노출된다. 상기 패드 패턴들의 상부면과 접하는 하부 전극들이 구비된다. 상기 하부 전극들 표면 상에 순차적으로 적층되는 유전막 및 상부 전극이 구비된다. 그리고, 상기 하부 전극들의 사이에 구비되고, 상기 유전막보다 낮게 배치되고, 수소를 포함하는 수소 공급막이 포함된다. 상기 수소 공급막에 포함되는 수소에 의해 기판이 큐어링될 수 있어서, 상기 반도체 소자는 우수한 특성을 가질 수 있다.

Description

반도체 소자 및 이의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는, 결함이 감소되는 디램 소자 및 이의 제조방법에 관한 것이다.
최근 고집적화된 디램 소자에서, 기판 표면 부위에 포함되는 댕글링 본드 등의 결함으로 인한 리프레시 불량이 발생될 수 있다. 따라서, 기판의 결함을 제거하는 기술이 요구되고 있다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 소자를 제공하는 것이다.
본 발명의 일 과제는 상기 반도체 소자의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 패드 패턴들을 포함하고, 상기 패드 패턴들의 상부면이 노출되는 하부 구조물이 구비된다. 상기 패드 패턴들의 상부면과 접하는 하부 전극들이 구비된다. 상기 하부 전극들 표면 상에 순차적으로 적층되는 유전막 및 상부 전극이 구비된다. 그리고, 상기 하부 전극들의 사이에 구비되고, 상기 기판 상부면을 기준으로 할 때 상기 유전막보다 낮게 배치되고, 수소를 포함하는 수소 공급막이 포함된다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 패드 패턴들 및 상기 패드 패턴들 사이에 하부 절연 패턴을 포함하고, 상기 패드 패턴들 및 하부 절연 패턴의 상부면이 노출되는 하부 구조물이 구비된다. 상기 패드 패턴 및 하부 절연 패턴 상에 제1 식각 저지막이 구비된다. 상기 제1 식각 저지막 상에, 수소를 포함하는 수소 공급막이 구비된다. 상기 수소 공급막 및 제1 식각 저지막을 관통하여 상기 패드 패턴들의 상부면과 접하는 하부 전극들이 구비된다. 그리고, 상기 하부 전극들 표면 상에 순차적으로 적층되는 유전막 및 상부 전극을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 구비되고, 패드 패턴들 및 상기 패드 패턴들 사이의 수소 공급 패턴을 포함하고, 상기 패드 패턴들 및 수소 공급 패턴의 상부면이 노출되는 하부 구조물이 구비된다. 상기 하부 구조물 상에, 상기 패드 패턴들의 상부면과 접하는 하부 전극들이 구비된다. 상기 하부 전극들 표면 상에 순차적으로 적층되는 유전막 및 상부 전극이 구비된다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에, 패드 패턴들 및 상기 패드 패턴들 사이에 하부 절연 패턴을 포함하고, 상기 패드 패턴들 및 하부 절연 패턴의 상부면이 노출되는 하부 구조물을 형성한다. 상기 하부 구조물 상에, 수소를 포함하는 수소 공급막을 형성한다. 상기 수소 공급막을 관통하여 상기 패드 패턴들의 상부면과 접하는 하부 전극들을 형성한다. 그리고, 상기 하부 전극들 표면 상에 순차적으로 적층되는 유전막 및 상부 전극을 형성한다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에, 패드 패턴들 및 상기 패드 패턴들 사이에 수소 공급 패턴을 포함하고, 상기 패드 패턴들 및 수소 공급 패턴의 상부면이 노출되는 하부 구조물을 형성한다. 상기 하부 구조물 상에, 상기 패드 패턴들의 상부면과 접하는 하부 전극들을 형성한다. 그리고, 상기 하부 전극들 표면 상에 순차적으로 적층되는 유전막 및 상부 전극을 형성한다.
본 발명에 의한 반도체 소자에 의하면, 수소 공급막은 커패시터의 유전막보다 낮게 배치될 수 있다. 상기 수소 공급막에 포함되는 수소는 금속 또는 도전 물질을 통해 기판 표면에 공급되고, 상기 수소에 의해 기판의 손상이 큐어링될 수 있다. 따라서, 상기 반도체 소자는 기판 손상에 따른 트랜지스터의 GIDL(gate induced drain leakage) 와 같은 불량이 감소된다. 그러므로, 반도체 소자는 우수한 리프레시 특성을 가질 수 있다. 또한, 상기 수소 공급막은 균일한 두께를 가질 수 있다. 따라서, 상기 반도체 소자는 균일한 특성을 가질 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 10은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 11은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 12는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 13은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 14는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 15 내지 도 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 18은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 19는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도20은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도21 내지 도 23은 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 나타내는 단면도들이다
도 24는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 25는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다. 상기 반도체 소자는 디램 소자일 수 있다.
도 1을 참조하면, 상기 반도체 소자는 기판(100) 상에 하부 구조물이 구비된다. 상기 하부 구조물 상에, 식각 저지막(130), 수소 공급막(132), 제1 및 제2 지지 패턴들(136a, 140a) 및 커패시터(160)가 구비된다.
상기 하부 구조물은 예를들어, 트랜지스터, 비트 라인 구조물(114), 콘택 플러그(120), 패드 패턴들(122a) 및 상부 절연 패턴(124) 등을 포함할 수 있다. 상기 하부 구조물의 최상부면에는 패드 패턴들(122a) 및 상부 절연 패턴(124)의 상부면이 노출될 수 있다. 상기 상부 절연 패턴(124)은 패드 패턴들(122a) 사이를 채울 수 있다. 상기 패드 패턴들(122a) 및 상부 절연 패턴(124)의 상부면은 평탄하며, 동일한 평면 상에 위치할 수 있다.
이하에서, 상기 하부 구조물의 구조의 일 예에 대해 설명한다. 그러나, 상기 하부 구조물의 구조는 이에 한정되지는 않는다.
상기 기판(100)은 반도체 기판일 수 있다. 상기 기판(100)에 액티브 영역 및 필드 영역을 구분하는 소자 분리막(102)이 포함될 수 있다. 상기 트랜지스터는 게이트 구조물(도시안됨), 제1 및 제2 불순물 영역들(104a, 104b)을 포함할 수 있다. 상기 게이트 구조물은 예를들어, 상기 기판(100)의 상부에 매립된 구조를 가질 수 있다.
상기 기판(100) 상에는 절연막 패턴(106)이 적층될 수 있다.
상기 비트 라인 구조물(114)은 상기 제2 불순물 영역(104b)과 접하면서 일 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 비트 라인 구조물(114)은 상기 절연막 패턴(106) 및 제2 불순물 영역(104b) 상에 구비될 수 있다. 상기 비트 라인 구조물(114)은 도전 패턴 구조물(110) 및 제1 마스크 패턴(112)이 적층된 구조를 가질 수 있다. 예시적인 실시예에서, 상기 도전 패턴 구조물(110)은 폴리실리콘 패턴(110a), 베리어 패턴(110b) 및 금속 패턴(110c)이 적층되는 구조를 가질 수 있다. 상기 제1 마스크 패턴(112)은 실리콘 질화물, SiBN, SiCN 등을 포함할 수 있다.
예시적인 실시예에서, 상기 비트 라인 구조물(114)의 측벽에 에어 스페이서(116a)가 구비될 수 있다. 일부 실시예에서, 상기 비트 라인 구조물(114)의 측벽에 절연 물질을 포함하는 절연 스페이서가 구비될 수도 있다.
상기 콘택 플러그들(120)은 상기 비트 라인 구조물들(114) 사이에 구비되고, 상기 제1 불순물 영역들(104a)과 접촉할 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(120)은 폴리실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(120)의 상부면은 상기 비트 라인 구조물(114)의 상부면보다 낮게 위치할 수 있다.
상기 패드 패턴(122a)은 상기 콘택 플러그(120) 상에 구비될 수 있다. 예시적인 실시예에서, 상기 패드 패턴(122a)은 금속 실리사이드 및 금속이 적층될 수 있다. 상기 금속 실리사이드는 예를들어, 코발트 실리사이드, 텅스텐 실리사이드를 포함할 수 있고, 상기 금속은 예를들어, 텅스텐을 포함할 수 있다.
상기 상부 절연 패턴(124)은 상기 비트 라인 구조물(114)의 제1 마스크 패턴(112)의 적어도 일부분과 접촉할 수 있다. 상기 상부 절연 패턴(124)의 저면 아래에는 에어 스페이서(116a)가 구비될 수 있다.
한편, 상기 상부 절연 패턴(124)은 몰드막들을 제거하기 위한 습식 식각 공정에서 사용되는 식각액에 의해 손상되거나 제거되지 않아야 한다. 따라서, 상기 상부 절연 패턴(124)은 실리콘 산화물의 습식 식각액에 의해 거의 식각되지 않도록, 실리콘 산화물의 습식 식각액에 대해 매우 낮은 식각율을 갖는 물질을 포함할 수 있다. 상기 실리콘 산화물의 습식 식각액은 예를들어, 불화수소(HF), 불화암모늄(NH4F) 및 탈이온수가 혼합된 LAL(Limulus Amoebocyte Lysate) 식각액을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 절연 패턴(124)은 실리콘 질화물, SiCN, SiBN, SiON 등을 포함할 수 있다.
상기 식각 저지막(130)은 상기 하부 구조물 상에 구비될 수 있다. 즉, 상기 식각 저지막(130)은 상기 패드 패턴들(122a) 및 상부 절연 패턴(124) 상에 구비될 수 있다.
상기 식각 저지막(130)은 상기 몰드막에 개구부를 형성하기 위한 건식 식각 공정에서 저지막으로 사용될 수 있다. 따라서, 상기 식각 저지막(130)은 상기 건식 식각 공정에서 실리콘 산화물과 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 식각 저지막(130)은 실리콘 질화물, SiCN, SiBN, SiON 등을 포함할 수 있다.
상기 식각 저지막(130) 상에 수소 공급막(132)이 구비될 수 있다. 상기 수소 공급막(132)은 수소를 포함하는 수소 리치 산화물을 포함할 수 있다. 상기 수소 공급막(132)은 절연 물질일 수 있다. 상기 수소 공급막은 기판(100) 표면 부위에 수소를 공급하기 위한 막으로 제공될 수 있다. 상기 수소 공급막(132)은 각 위치별로 균일한 두께를 가질 수 있다.
또한, 상기 수소 공급막(132)은 상기 몰드막들을 제거하기 위한 습식 식각 공정에서 거의 식각되지 않는 물질을 포함할 수 있다. 즉, 상기 수소 공급막(132)은 상기 습식 식각 공정에서 식각 저지막으로도 사용될 수 있다. 따라서, 상기 수소 공급막(132)은 상기 실리콘 산화물의 식각액에 대해 매우 낮은 식각율을 가지는 물질을 포함할 수 있다. 일 예로, 상기 수소 공급막(132)은 실리콘 산화물의 식각액에 대해 5Å/min 이하의 식각율을 가질 수 있다. 바람직하게는, 상기 수소 공급막(132)은 실리콘 산화물의 식각액에 대해 1Å/min 이하의 식각율을 가질 수 있다.
예시적인 실시예에서, 상기 수소 공급막(132)은 탄소를 포함하는 산화물, 예를들어, SiOC 또는 SiOCH 등을 포함할 수 있다.
한편, 상기 수소 공급막(132)이 400℃ 이상의 온도에서 형성되는 경우, 막에 포함되는 수소 결합들, 예를들어 Si-H 결합이 증착 공정 중에 대부분 제거되므로 막 내에 수소가 포함되기가 어렵다. 때문에, 상기 수소 공급막(132)은 400℃ 이하의 저온 증착 공정을 통해 형성될 수 있다. 일 예로, 상기 수소 공급막(132)은 400℃ 이하의 저온 플라즈마 공정을 통해 형성되는 SiOCH막일 수 있다.
한편, 실리콘 질화물(SiN)은 수소 함량이 적고, 실리콘 산화물(SiO2)은 실리콘 산화물의 식각액에 대해 빠르게 제거될 수 있다. 상기 실리콘 산화물의 식각율이 높을 경우, 균일한 두께의 실리콘 산화물이 남도록 공정을 수행하는 것이 용이하지 않을 수 있다. 따라서, 상기 실리콘 질화물 및 실리콘 산화물은 상기 수소 공급막으로 적절하지 않을 수 있다.
상기 수소 공급막(132) 내에 포함되는 수소들은 하부에 형성되는 금속 또는 도전 물질을 통해 기판(100) 표면까지 이동하고 이에 따라 상기 기판(100) 표면 또는 트랜지스터의 게이트 절연막 내에 상기 수소가 공급될 수 있다. 따라서, 기판(100) 표면 또는 게이트 절연막 내의 댕글링 본드 또는 트랩 사이트 등이 제거될 수 있다. 따라서, 기판 상에 형성되는 트랜지스터의 GIDL(Gate Induced Drain Leakage)과 같은 불량이 감소될 수 있다. 때문에, 디램 소자의 경우, 리프래시 특성이 양호해질 수 있다.
상기 커패시터(160)는 하부 전극(144), 유전막(150) 및 상부 전극(152)이 적층되는 구조를 가질 수 있다.
상기 하부 전극(144)은 상기 수소 공급막(132) 및 식각 저지막(130)을 관통하면서 상기 패드 패턴들(122a)의 상부면 상에 각각 형성될 수 있다. 그러므로, 상기 수소 공급막(132)은 상기 하부 전극들(144) 사이에 구비될 수 있다. 또한, 상기 수소 공급막(132)은 상기 하부 전극들(144)의 하부 측벽과 접촉할 수 있다. 상기 커패시터(160)의 축적 용량을 증가시키기 위하여, 상기 하부 전극(144)은 높은 종횡비를 가질 수 있다.
예시적인 실시예에서, 상기 하부 전극(144)은 필러 형상을 가질 수 있다.
예시적인 실시예에서, 상기 하부 전극(144)은 금속 또는 금속 질화물을 포함할 수 있다. 일 예로, 상기 하부 전극(144)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 일부 실시예에서, 상기 하부 전극(144)은 폴리실리콘을 포함할 수도 있다.
각각의 제1 및 제2 지지 패턴들(136a, 140a)은 복수의 하부 전극들(144)의 일부분의 측벽들과 접하면서 상기 하부 전극들(144)을 지지하여 상기 하부 전극들(144)이 기울어지는 것을 방지할 수 있다. 일 예로, 각각의 제1 및 제2 지지 패턴들(136a, 140a)은 상기 하부 전극들(144)의 측벽의 적어도 일부와 접하면서 이웃하는 하부 전극들(144)의 측벽 사이를 연결하는 형상을 가질 수 있다. 또한, 각각의 제1 및 제2 지지 패턴들(136a, 140a)에는 홀들이 포함될 수 있다. 일 예로, 각각의 제1 및 제2 지지 패턴들(136a, 140a)의 평면도는 메시(mesh) 형상을 가질 수 있다.
예시적인 실시예에서, 도시된 것과 같이, 상기 하부 전극(144)의 중간 부위의 측벽 상에 상기 제1 지지 패턴(136a)이 구비되고, 상기 하부 전극(144)의 상부의 측벽 상에 상기 제2 지지 패턴(140a)이 구비될 수 있다. 일부 실시예에서, 지지 패턴은 상기 하부 전극의 측벽 상에 1개 또는 3개 이상이 구비될 수도 있다.
상기 제1 및 제2 지지 패턴들(136a, 140a)은 상기 몰드막을 제거하기 위한 습식 식각 공정에서 거의 제거되지 않는 절연 물질을 포함할 수 있다. 즉, 상기 제1 및 제2 지지 패턴들(136a, 140a)은 실리콘 산화물의 습식 식각액에 대해 낮은 식각율을 가질 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 지지 패턴들(136a, 140a)은 실리콘 질화물, SiCN, SiBN, SiON 등을 포함할 수 있다.
상기 유전막(150)은 상기 하부 전극(144)의 표면, 상기 제1 및 제2 지지 패턴들(136a, 140a)의 표면 및 상기 수소 공급막(132)을 따라 구비될 수 있다. 상기 유전막(150)은 고유전율을 갖는 금속 산화물 예를들어, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 일부 실시예에서, 상기 유전막(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화물이 적층되는 ONO막을 포함할 수 있다.
예시적인 실시예에서, 상기 유전막(150)은 상기 식각 저지막(130)과 접촉하지 않고, 상기 식각 저지막(130)의 상부면보다 높게 위치할 수 있다. 예시적인 실시예에서, 상기 유전막(150)은 상기 수소 공급막(132)의 상부면과 접촉할 수 있다. 즉, 상기 수소 공급막(132)은 상기 기판(100) 표면을 기준으로 할 때 상기 유전막(150)보다 낮게 배치될 수 있다. 또한, 상기 수소 공급막(132)은 상기 비트 라인 구조물(114)의 저면보다 높게 배치될 수 있다.
상기 상부 전극(152)은 상기 유전막(150) 상에 구비될 수 있다. 예시적인 실시예에서, 상기 상부 전극(152)은 상기 하부 전극들(144) 사이의 갭들을 채울 수 있다. 예시적인 실시예에서, 상기 상부 전극(152)은 금속 또는 금속 질화물을 포함할 수 있다. 일 예로, 상기 상부 전극(152)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 일부 실시예에서, 상기 상부 전극(152)은 폴리실리콘을 포함할 수 있다.
설명한 것과 같이, 상기 수소 공급막(132)은 상기 비트 라인 구조물의 저면보다 높고, 상기 커패시터(160)의 유전막(150)보다 더 낮게 배치될 수 있다. 이와같이, 상기 수소 공급막(132)은 커패시터(160)보다 높게 위치하지 않으므로, 상기 기판(100)과의 이격 거리가 작다. 따라서, 기판 표면 부위에 효율적으로 수소를 공급할 수 있다. 또한, 상기 수소 공급막(132)은 상기 유전막(150)보다 낮게 위치하므로, 상기 수소가 상기 유전막(150)으로 거의 확산되지 않을 수 있다. 이에 따라 상기 수소에 의해 상기 유전막(150)이 손상되거나 또는 상기 유전막(150)이 결정화되는 불량이 감소될 수 있다.
또한, 상기 수소 공급막(132)은 위치에 따라 균일한 두께를 가지므로, 상기 기판으로 공급되는 수소의 양이 균일할 수 있다. 그러므로, 상기 커패시터의 축적 용량이 위치에 따라 균일할 수 있다. 또한, 반도체 소자의 제조 공정의 산포에 따른 신뢰성 문제가 감소될 수 있다.
도 2 내지 도 9는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 2 내지 도 4를 참조하면, 기판(100) 상에 하부 구조물을 형성한다. 상기 하부 구조물은 예를들어, 트랜지스터, 비트 라인 구조물(114), 콘택 플러그(120), 패드 패턴들(122a) 및 상부 절연 패턴(124)을 포함할 수 있다. 상기 하부 구조물의 최상부면에는 패드 패턴들(122a) 및 상부 절연 패턴(124)의 상부면이 노출될 수 있다.
이하에서는, 상기 하부 구조물을 형성하는 방법의 일 예에 대해 간단하게 설명한다. 그러나, 상기 하부 구조물을 형성하는 방법은 이에 한정되지 않는다.
도 2를 참조하면, 기판(100)에 트렌치 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 따라서, 상기 기판(100)은 상기 소자 분리막(102)에 의해 액티브 영역 및 소자 분리 영역이 구분될 수 있다. 상기 기판(100)에 트랜지스터들을 형성할 수 있다. 상기 각각의 트랜지스터들은 게이트 구조물(도시안됨) 및 제1 및 제2 불순물 영역(104a, 104b)을 포함할 수 있다.
예시적인 실시예에서, 상기 트랜지스터는 매립형 트랜지스터일 수 있다. 예시적인 실시예에서, 상기 게이트 구조물은 상기 기판(100)의 일부를 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 형성할 수 있다. 상기 게이트 구조물은 예를들어, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층될 수 있다.
상기 기판(100) 상에 절연막 패턴(106)을 형성한다. 상기 절연막 패턴(106)에 의해 제2 불순물 영역(104b)이 노출될 수 있다.
상기 제2 불순물 영역(104b) 및 상기 절연막 패턴(106) 상에 비트 라인 구조물들(114)을 형성한다. 상기 비트 라인 구조물들(114)은 상기 제2 불순물 영역(104b)과 전기적으로 연결되면서 일 방향으로 연장될 수 있다.
상기 비트 라인 구조물(114)의 측벽 상에 스페이서(116)를 형성할 수 있다. 예시적인 실시예에서, 상기 스페이서(116)는 실리콘 질화물을 포함할 수 있다.
도 3을 참조하면, 상기 비트 라인 구조물들(114)의 사이를 절연 물질(도시안됨)로 채운다. 이 후, 상기 절연 물질 및 절연막 패턴(106)의 일부분을 식각함으로써, 상기 비트 라인 구조물들(114) 사이의 상기 제1 불순물 영역(104a)을 노출하는 콘택홀을 형성한다. 이 후, 상기 콘택홀 내에 상기 제1 불순물 영역(104a)과 접촉하는 콘택 플러그(120)를 형성한다.
상기 콘택 플러그(120) 상에, 상기 비트 라인 구조물(114)을 덮는 패드 전극막(122)을 형성한다. 상기 패드 전극막(122)은 예를들어, 금속 실리사이드막 및 금속막을 포함할 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드, 텅스텐 실리사이드 등을 포함할 수 있다. 상기 금속막은 텅스텐, 코발트, 알루미늄 등을 포함할 수 있다.
도 4를 참조하면, 상기 패드 전극막(122)을 패터닝함으로써 패드 패턴들(122a)을 형성한다. 상기 패드 패턴(122a)은 상기 콘택 플러그(120)를 통해 상기 제1 불순물 영역(104a)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 패드 패턴들(122a)의 사이의 개구부 저면에는 상기 스페이서(116)가 노출될 수 있다. 상기 노출된 스페이서(116)를 습식 식각 공정을 통해 제거함으로써 에어 스페이서(116a)를 형성한다. 일부 실시예에서, 상기 스페이서를 제거하지 않고 절연 스페이서로 사용할 수도 있다.
이 후, 상기 에어 스페이서(116a)는 채우지 않으면서 상기 패드 패턴들(122a) 사이를 채우도록 상부 절연막을 형성하고, 상기 패드 패턴들(122a)이 노출되도록 상기 상부 절연막을 평탄화한다. 따라서, 상기 패드 패턴들(122a) 사이를 채우는 상부 절연 패턴(124)을 형성한다. 상기 패드 패턴들(122a) 및 상부 절연 패턴(124)의 상부면은 실질적으로 동일한 평면을 가질 수 있다.
한편, 후속의 몰드막 제거 공정에서 사용되는 식각액이 상기 상부 절연 패턴(124)으로 유입될 수 있다. 이 때, 상기 식각액에 의해 상기 상부 절연 패턴(124)이 손상되거나 제거되지 않아야 한다. 따라서, 상기 상부 절연 패턴(124)은 실리콘 산화물의 식각액에 대해 매우 낮은 식각율을 가질 수 있다. 예시적인 실시예에서, 상기 상부 절연 패턴(124)은 실리콘 질화물, SiCN, SiBN, SiON 등을 포함할 수 있다.
도 5를 참조하면, 상기 패드 패턴들(122a) 및 상부 절연 패턴(124)상에 식각 저지막(130)을 형성한다. 상기 식각 저지막(130) 상에 수소 공급막(132), 제1 몰드막(134), 제1 지지막(136), 제2 몰드막(138) 및 제2 지지막(140)을 순차적으로 증착한다.
상기 식각 저지막(130)은 예를들어, 실리콘 질화물, SiCN, SiBN, SiON 등을 포함할 수 있다.
상기 수소 공급막(132)은 수소를 포함하는 수소 리치 산화물을 포함할 수 있다. 상기 수소 공급막(132)은 절연 물질일 수 있다. 상기 수소 공급막(132)은 상기 제1 및 제2 몰드막들을 제거하는 습식 식각 공정에서 거의 제거되지 않는 물질을 포함할 수 있다. 즉, 상기 수소 공급막(132)은 실리콘 산화물의 식각액에 대해 5Å/min 이하의 식각율을 가질 수 있으며, 바람직하게는 1Å/min 이하의 식각율을 가질 수 있다. 예시적인 실시예에서, 상기 수소 공급막(132)은 탄소를 포함하는 산화막, 예를들어 SiOCH막 또는 SiOC막 등을 포함할 수 있다. 상기 SiOCH막은 400℃이하에서 수행되는 저온 플라즈마 증착 공정을 통해 형성될 수 있다. 이와 같이 저온에서 형성되는 SiOCH막은 수소의 함유량이 크고, 상기 실리콘 산화물의 습식 식각액에 의해 거의 식각되지 않는다.
상기 제1 몰드막(134)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 상기 제1 몰드막(134)은FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass)을 포함할 수 있다.
상기 제1 지지막(136)은 예를들어, 실리콘 질화물, SiCN, SiBN, SiON 등을 포함할 수 있다.
상기 제2 몰드막(138)은 실리콘 산화물을 포함할 수 있다. 상기 제2 몰드막(138)은 예를 들면, PE-TEOS 또는 HDP-CVD 산화물을 포함할 수 있다.예시적인 실시예에서, 상기 제2 몰드막(138)은 제1 몰드막(134)과 다른 불순물 농도를 갖는 산화물을 이용하여 서로 다른 식각 속도를 갖도록 형성할 수 있다.
상기 제2 지지막(140)은 예를들어, 실리콘 질화물, SiCN, SiBN, SiON 등을 포함할 수 있다.
본 실시예의 경우, 몰드막들 사이에 2개의 지지막이 포함되는 것으로 설명하지만, 커패시터의 구조에 따라 단일의 지지막으로 형성되거나, 3개 이상의 지지막이 포함되도록 형성될 수도 있다.
도 6을 참조하면, 상기 제2 지지막(140) 상에 식각 마스크(도시안됨)를 형성하고, 상기 식각 마스크를 이용하여 상기 제2 지지막(140), 제2 몰드막(138), 제1 지지막(136), 제1 몰드막(134), 수소 공급막(132) 및 식각 저지막(130)을 순차적으로 식각함으로써 상기 패드 패턴들(122a)의 상부면을 각각 노출하는 개구부들(142)을 형성한다.
상기 개구부(142) 내에 하부 전극(144)을 형성한다. 예시적인 실시예에서, 상기 하부 전극(144)은 필러 형상을 가질 수 있다. 따라서, 상기 하부 전극(144)은 상기 개구부(142) 내부를 완전히 채울 수 있다. 일 예로, 상기 개구부(142)의 내부를 매립하도록 하부 전극막을 형성하고, 상기 제2 지지막(140)의 상부면이 노출되도록 상기 하부 전극막을 평탄화함으로써 상기 하부 전극(144)을 형성할 수 있다.
도 7을 참조하면, 상기 제2 지지막(140)의 일부를 식각하여 상기 제2 몰드막(138)의 상부를 노출하는 제1 홀들(146)을 형성한다. 따라서, 제2 지지 패턴(140a)이 형성될 수 있다. 이 후, 상기 제1 홀들(146)을 통하여 실리콘 산화물의 식각액을 공급함으로써 상기 제2 몰드막(138)을 습식 식각한다. 따라서, 상기 제1 지지막(136)이 노출될 수 있다. 또한, 상기 하부 전극들(114)의 상부 측벽이 노출될 수 있다.
상기 제1 홀들(146)은 상기 제2 몰드막(138)을 제거하기 위한 식각액의 공급 통로로 제공될 수 있다. 따라서, 상기 제1 홀들(146)은 상기 하부 전극들의 배치에 따라 적절하게 형성될 수 있다. 예시적인 실시예에서, 상기 제2 지지 패턴(140a)은 상기 하부 전극(144)의 적어도 일부의 외측벽과 접하면서 서로 연결될 수 있다. 일 예로, 상기 제2 지지 패턴(140a)의 평면은 매시 형상을 가질 수 있다. 상기 제2 몰드막(138)의 제거 공정에서 예를들어, LAL 식각액을 사용할 수 있다.
도 8을 참조하면, 상기 제1 지지막(136)의 일부를 식각하여 상기 제1 몰드막(134)의 상부를 노출하는 제2 홀들(148)을 형성한다. 따라서, 제1 지지 패턴(136a)이 형성될 수 있다. 이 후, 상기 제2 홀들(148)을 통하여 실리콘 산화물의 식각액을 공급함으로써 상기 제1 몰드막(134)을 습식 식각한다.
예시적인 실시예에서, 상기 제1 지지 패턴(136a)은 상기 하부 전극의 적어도 일부의 외측벽과 접하면서 서로 연결될 수 있다. 일 예로, 상기 제1 지지 패턴(136a)의 평면은 매시 형상을 가질 수 있다. 상기 제1 몰드막(134)의 제거 공정에서 예를들어, LAL 식각액을 사용할 수 있다.
상기 제1 및 제2 지지 패턴들(136a, 140a) 사이의 제1 및 제2 홀들(146, 148)을 통해 상기 식각액들이 유입되기 때문에, 상기 제1 및 제2 홀 들(146, 148)과 인접하는 부위와 상기 제1 및 제2 홀들(146, 148)과의 거리가 먼 곳 간의 식각액의 유입량이 달라질 수 있다. 따라서, 상기 제1 및 제2 몰드막들(134, 138)의 위치에 따라 유입되는 식각액의 양이 다소 다를 수 있다. 그러므로, 모든 부위에서 상기 제1 몰드막(134)이 완전하게 식각될 수 있도록 충분하게 습식 식각 공정이 수행되어야 한다.
그러나, 상기 수소 공급막(132)은 상기 실리콘 산화물의 식각액에 대해 매우 낮은 식각율을 갖기 때문에, 상기 제1 몰드막(134)을 완전히 제거하도록 습식 식각 공정을 하는 동안 거의 식각되지 않는다. 따라서, 상기 제1 몰드막(134)을 제거한 이 후에 상기 수소 공급막(132)은 균일한 두께로 남아 있을 수 있다.
상기 습식 식각 공정을 수행하면, 상기 수소 공급막(132)의 상부면보다 높게 위치하는 하부 전극(144)의 표면이 노출될 수 있다. 또한, 상기 하부 전극(144)의 측벽은 제1 및 제2 지지 패턴들(136a, 140a)에 의해 서로 지지될 수 있다. 따라서, 상기 하부 전극(144)의 종횡비가 증가되더라도 상기 하부 전극(144)의 기울어짐을 방지할 수 있다.
도 9를 참조하면, 상기 하부전극(144)의 표면, 제1 및 제2 지지 패턴들(136a, 140a)의 표면 및 상기 수소 공급막(132)의 표면을 따라 컨포멀하게 유전막(150)을 형성한다.
따라서, 상기 유전막(150)의 적어도 일부는 상기 수소 공급막(132)의 상부면 상에 형성될 수 있다. 즉, 상기 수소 공급막(132)은 상기 기판(100) 표면을 기준으로 할 때 상기 유전막(150)보다 낮게 위치할 수 있다.
다시, 도 1을 참조하면, 상기 유전막(150) 상에 상부 전극(152)을 형성할 수 있다. 상기 상부 전극(152)은 상기 하부 전극들(144) 사이의 갭을 채우도록 형성할 수 있다.
따라서, 상기 하부 전극(144), 유전막(150) 및 상부 전극(152)이 적층되는 커패시터(160)를 형성할 수 있다. 이 후, 도시하지는 않았지만, 상기 커패시터(160) 상에 층간 절연막들 및 상부 금속 배선들을 더 형성할 수 있다.
상기 수소 공급막(132)에 포함되는 수소들은 상기 수소 공급막(132)의 증착 공정 이후에 수행되는 공정들을 수행할 때 발생되는 열에 의해 확산되어 상기 패드 패턴들(122a)을 통해 기판(100)까지 이동할 수 있다. 따라서, 상기 수소에 의해 기판(100) 표면 또는 트랜지스터의 게이트 절연막 내의 댕글링 본드 또는 트랩 사이트가 감소될 수 있다. 또한, 상기 수소 공급막(132)을 통해 기판 표면으로 수소를 공급됨으로써, 상기 커패시터의 유전막의 결정화 등과 같은 불량이 감소될 수 있다.
또한, 상기 수소 공급막은 균일한 두께로 형성될 수 있다. 따라서, 상기 커패시터의 축적 용량이 위치에 따라 균일할 수 있다. 그러므로, 상기 반도체 소자는 균일한 전기적 특성을 가질 수 있다.
도 10은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 10에 도시된 반도체 소자는 하부 전극 및 유전막의 형상을 제외하고는 도 1에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 10을 참조하면, 상기 하부 전극(144a)은 내부 공간을 갖는 실린더 형상을 가질 수 있다. 따라서, 상기 유전막(150)은 상기 하부 전극(144a)의 내부 및 외부 표면과, 제1 및 제2 지지 패턴들(136a, 140a) 및 수소 공급막(132) 상에 형성될 수 있다.
도 11은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 2 내지 5를 참조로 설명한 것과 동일한 공정을 수행한다.
도 11을 참조하면, 상기 제2 지지막(140) 상에 식각 마스크를 형성하고, 상기 식각 마스크를 이용하여 상기 제2 지지막(140), 제2 몰드막(138), 제1 지지막(136), 제1 몰드막(134), 수소 공급막(132) 및 식각 저지막(130)을 순차적으로 식각함으로써 상기 패드 패턴들(122a)의 상부면을 각각 노출하는 개구부들을 형성한다.
상기 개구부들 내에 실린더형의 하부 전극(144a) 및 매립 절연 패턴(145)을 형성한다. 예시적인 실시예에서, 상기 개구부의 표면 및 저면과 제2 지지막(140)의 상부면을 따라 컨포멀하게 하부 전극막을 형성한다. 상기 하부 전극막 상에 상기 개구부를 채우도록 매립 절연막을 형성한다. 상기 매립 절연막은 실리콘 산화물을 포함할 수 있다. 이 후, 상기 제2 지지막(140)의 상부면이 노출되도록 상기 하부 전극막 및 매립 절연막을 평탄화함으로써, 상기 개구부 내부에 상기 하부 전극(144a) 및 매립 절연 패턴(145)을 형성할 수 있다.
다음에, 도 7 내지 도 9를 참조로 설명한 공정들을 동일하게 수행할 수 있다. 이 경우, 상기 제2 몰드막(138) 및 제1 몰드막(134)을 제거하는 습식 식각 공정에서 상기 매립 절연 패턴(145)도 함께 제거될 수 있다. 따라서, 상기 공정들을 수행하면, 도 10에 도시된 반도체 소자를 제조할 수 있다.
도 12는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 12에 도시된 반도체 소자는 제1 및 제2 지지 패턴들이 구비되지 않는 것을 제외하고는 도 1에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 12를 참조하면, 상기 반도체 소자에서 유전막(150)은 하부 전극(144)의 표면 및 수소 공급막(132)을 따라 형성될 수 있다.
도시된 것과 같이, 상기 하부 전극(144)은 필러 형상을 가질 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 하부 전극은 도 10에 도시된 것과 유사하게 실린더 형상을 가질 수도 있다.
도 13은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 2 내지 4를 참조로 설명한 것과 동일한 공정을 수행한다.
도 13을 참조하면, 상기 패드 패턴들(122a) 및 상부 절연 패턴(124) 상에 식각 저지막(130)을 형성한다. 상기 식각 저지막(130) 상에 수소 공급막(132) 및 제1 몰드막(133)을 순차적으로 증착한다. 즉, 상기 제1 지지막, 제2 몰드막 및 제2 지지막은 형성되지 않을 수 있다.
이 후, 도 6 내지 도 9를 참조로 설명한 공정들과 유사한 공정을 수행함으로써, 도 13에 도시된 반도체 소자를 제조할 수 있다. 다만, 제1 및 제2 지지막들이 구비되지 않으므로, 상기 제1 및 제2 지지막들의 일부를 제거하여 제1 및 제2 홀들을 형성하는 공정을 수행할 필요가 없다. 때문에, 상기 하부 전극(144)을 형성한 이 후에, 한번의 습식 식각 공정을 통해 상기 제1 몰드막(133)을 모두 제거할 수 있다.
도 14는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 14에 도시된 반도체 소자는 수소 공급막 및 제2 식각 저지막을 제외하고는 도 1에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 14를 참조하면, 상기 반도체 소자는 기판(100) 상에 하부 구조물이 구비될 수 있다. 상기 하부 구조물 상에, 제1 식각 저지막(130), 수소 공급막(132a), 제2 식각 저지막(170), 제1 및 제2 지지 패턴들(136a, 140a) 및 커패시터(160)가 구비될 수 있다.
상기 하부 구조물은 도 1을 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제1 식각 저지막(130)은 패드 패턴들(122a) 및 상부 절연 패턴(124) 상에 구비될 수 있다.
상기 제1 식각 저지막(130)은 개구부를 형성하기 위하여 몰드막을 건식 식각하는 공정에서 저지막으로 사용될 수 있다. 따라서, 상기 제1 식각 저지막(130)은 상기 건식 식각 공정에서 실리콘 산화물과 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 식각 저지막(130)은 실리콘 질화물, SiCN, SiBN, SiON 등을 포함할 수 있다. 상기 제1 식각 저지막(130)은 도 1을 참조로 설명한 식각 저지막과 실질적으로 동일할 수 있다.
상기 제1 식각 저지막(130) 상에 상기 수소 공급막(132a) 및 제2 식각 저지막(170)이 순차적으로 적층될 수 있다. 상기 제2 식각 저지막(170)은 상기 수소 공급막(132a)의 상부면을 덮을 수 있다.
상기 수소 공급막(132a)은 수소를 포함하는 수소 리치 산화물을 포함하며, 절연 물질일 수 있다. 상기 수소 공급막(132a)은 위치에 따라 균일한 두께를 가질 수 있다.
본 실시예에서, 상기 제2 식각 저지막(170)은 몰드막을 제거하기 위한 습식 식각 공정에서 저지막으로 사용될 수 있다. 상기 몰드막들을 제거하기 위한 습식 식각 공정에서 상기 수소 공급막(132a)은 노출되지 않기 때문에, 상기 습식 식각 공정에서 사용되는 식각액이 상기 수소 공급막(132a)과 접촉되지 않을 수 있다. 따라서, 상기 수소 공급막(132a)에 포함되는 물질은 실리콘 산화물의 식각액에 대한 식각율을 고려하지 않아도 될 수 있다. 예를들어, 상기 수소 공급막(132a)은 실리콘 산화물의 식각액에 의해 높은 식각율을 갖는 물질이 사용될 수도 있다. 예시적인 실시예에서, 상기 수소 공급막(132a)은 수소를 포함하는 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 수소 공급막(132a)은 400℃ 이하의 저온에서 형성된 산화막일 수 있다. 예를들면, 상기 수소 공급막으로 사용될 수 있는 물질은 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), PE-산화물 등을 포함할 수 있다. 이들 중 적어도 하나를 사용할 수 있다.
상기 제2 식각 저지막(170)은 실리콘 산화물의 식각액에 대해 낮은 식각율을 갖는 절연 물질을 포함할 수 있다.
상기 제2 식각 저지막(170)이 두껍게 형성되면 상기 몰드막을 건식 식각하여 개구부를 형성하는 공정에서 하부에 패드 전극(122a)을 노출하지 못하는 낫 오픈 불량이 발생될 수 있다. 또한, 유전막이 증착되는 면적이 감소되어 커패시터의 축적용량이 감소될 수 있다. 따라서, 상기 제2 식각 저지막(170)의 두께는 얇은 것이 바람직하다. 예시적인 실시예에서, 상기 제2 식각 저지막(170)의 두께는 상기 제1 식각 저지막(130)의 두께보다 얇을 수 있다.
예시적인 실시예에서, 상기 실리콘 산화물의 식각액에 대한 상기 제2 식각 저지막(170)의 식각율은 상기 실리콘 산화물의 식각액에 대한 실리콘 질화물(SiN)의 식각율보다 더 낮을 수 있다. 예시적인 실시예에서, 상기 제2 식각 저지막(170)은 SiCN, SiBN 등을 포함할 수 있다.
상기 커패시터(160)는 하부 전극(144), 유전막(150) 및 상부 전극(152)이 적층되는 구조를 가질 수 있다. 상기 하부 전극(144)은 상기 제2 식각 저지막(170), 수소 공급막(132a) 및 제1 식각 저지막(130)을 관통하면서 상기 패드 패턴(122a)의 상부면 상에 형성될 수 있다. 그러므로, 상기 수소 공급막(132a)은 상기 하부 전극들(144) 사이에 구비될 수 있다. 또한, 상기 수소 공급막(132a)은 상기 하부 전극(144)의 하부 측벽과 접촉할 수 있다.
예시적인 실시예에서, 상기 하부 전극(144)은 필러 형상을 가질 수 있다.
각각의 제1 및 제2 지지 패턴들(136a, 140a)은 상기 복수의 하부 전극들(144)의 일부분의 측벽들과 접하면서 상기 하부 전극들(144)을 지지하여 상기 하부 전극들(144)이 기울어지는 것을 방지할 수 있다.
상기 유전막(150)은 상기 하부 전극(144)의 표면, 상기 제1 및 제2 지지 패턴들(136a, 140a)의 표면, 상기 제2 식각 저지막(170)을 따라 구비될 수 있다. 예시적인 실시예에서, 상기 유전막(150)은 상기 제1 식각 저지막(130)과 접촉하지 않고, 상기 제1 식각 저지막(130)의 상부면보다 높게 위치할 수 있다. 예시적인 실시예에서, 상기 유전막(150)은 상기 제2 식각 저지막(170)의 상부면과 접촉할 수 있다.
상기 상부 전극(152)은 상기 유전막(150) 상에 구비될 수 있다.
이와 같이, 상기 수소 공급막(132a)은 비트 라인 구조물(114)의 저면보다 높게 위치하고, 상기 커패시터(160)의 유전막(150)보다 낮게 위치할 수 있다.
도 15 내지 도 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
먼저, 도 2 내지 4를 참조로 설명한 것과 동일한 공정을 수행한다.
도 15를 참조하면, 상기 패드 패턴들(122a) 및 상부 절연 패턴(124) 상에 제1 식각 저지막(130)을 형성한다. 상기 제1 식각 저지막(130) 상에 수소 공급막(132a), 제2 식각 저지막(170), 제1 몰드막(134), 제1 지지막(136), 제2 몰드막(138) 및 제2 지지막(140)을 순차적으로 증착한다.
예시적인 실시예에서, 상기 제2 식각 저지막(170)은 SiCN 또는 SiBN을 포함할 수 있다. 또한, 상기 수소 공급막(132a)은 수소를 포함하는 실리콘 산화물을 포함할 수 있다. 상기 수소 공급막(132a)은 400℃ 이하의 저온에서 형성될 수 있다. 일 예로, 상기 수소 공급막(132a)은 400℃ 이하의 저온 플라즈마 공정에 의해 형성될 수 있다.
예시적인 실시예에서, 상기 수소 공급막(132a) 및 제2 식각 저지막(170)은 인시튜로 형성될 수 있다.
도 16을 참조하면, 상기 제2 지지막(140), 제2 몰드막(138), 제1 지지막(136), 제1 몰드막(134), 제2 식각 저지막(170), 수소 공급막(132a) 및 제1 식각 저지막(130)을 순차적으로 식각함으로써 상기 패드 패턴들(122a)의 상부면을 각각 노출하는 개구부들을 형성한다. 또한, 상기 개구부 내에 하부 전극(144)을 형성한다. 예시적인 실시예에서, 상기 하부 전극(144)은 필러 형상을 가질 수 있다.
도 17을 참조하면, 상기 제2 지지막(140)의 일부를 식각하여 상기 제2 몰드막(138)의 상부를 노출하는 제1 홀들을 형성한다. 따라서, 제2 지지 패턴(140a)이 형성될 수 있다. 이 후, 상기 제1 홀들을 통하여 실리콘 산화물의 식각액을 공급함으로써 상기 제2 몰드막(138)을 습식 식각한다.
상기 제1 지지막(136)의 일부를 식각하여 상기 제1 몰드막(134)의 상부를 노출하는 제2 홀들을 형성한다. 따라서, 제1 지지 패턴(136a)이 형성될 수 있다. 이 후, 상기 제2 홀들을 통하여 실리콘 산화물의 식각액을 공급함으로써 상기 제1 몰드막(134)을 습식 식각한다.
상기 습식 식각 공정을 수행하면, 상기 제2 식각 저지막(170)이 노출될 수 있다. 반면에, 상기 수소 공급막(132a)은 노출되지 않을 수 있다. 따라서, 상기 습식 식각 공정 중에 상기 수소 공급막(132a)의 손상이나 소모가 발생되지 않을 수 있다. 그러므로, 상기 수소 공급막(132a)은 증착 시의 두께를 유지하므로 위치에 따라 균일한 두께를 가질 수 있다.
또한, 상기 수소 공급막(132a) 상에 구비되는 상기 제2 식각 저지막(170)은 상기 수소 공급막(132a) 내에 포함되는 수소가 상부로 확산되는 것을 방지하는 확산 베리어의 역할을 할 수 있다. 따라서, 상기 수소 공급막(132a)에 포함되는 수소가 상부로 확산됨으로써 발생되는 불량이 감소될 수 있다.
다시, 도 14를 참조하면, 상기 하부 전극(144)의 표면, 제1 및 제2 지지 패턴들(136a, 140a)의 표면 및 상기 제2 식각 저지막(170)의 표면을 따라 컨포멀하게 유전막(150)을 형성한다. 상기 유전막(150) 상에 상부 전극(152)을 형성할 수 있다. 상기 공정들은 도 9 및 도 1을 참조로 설명한 것과 실질적으로 동일할 수 있다. 따라서, 도 14에 도시된 반도체 소자를 제조할 수 있다.
도 18은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 18에 도시된 반도체 소자는 하부 전극 및 유전막의 형상을 제외하고는 도 14에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 18을 참조하면, 상기 하부 전극(144a)은 내부 공간을 갖는 실린더 형상을 가질 수 있다. 따라서, 상기 유전막(150)은 상기 하부 전극(144a)의 내부 및 외부 표면, 제1 및 제2 지지 패턴들(136a, 140a) 및 제2 식각 저지막(170) 상에 형성될 수 있다.
도 19는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 19에 도시된 반도체 소자는 제1 및 제2 지지 패턴들이 구비되지 않는 것을 제외하고는 도 14에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 19를 참조하면, 상기 반도체 소자의 유전막(150)은 하부 전극(144) 및 제2 식각 저지막(170)의 표면을 따라 형성될 수 있다. 도시된 것과 같이, 상기 하부 전극(144)은 필러 형상을 가질 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 하부 전극(144)은 도 18에 도시된 것과 유사하게 실린더 형상을 가질 수도 있다.
도20은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도20을 참조하면, 상기 반도체 소자는 기판(100) 상에 하부 구조물이 구비될 수 있다. 상기 하부 구조물 상에 식각 저지막(130), 제1 및 제2 지지 패턴들(136a, 140a) 및 커패시터(160)가 구비될 수 있다.
상기 하부 구조물은 예를들어, 트랜지스터, 비트 라인 구조물(114), 콘택 플러그(120), 패드 패턴들(122a) 및 수소 공급 패턴(126)을 포함할 수 있다. 상기 하부 구조물의 최상부면에는 패드 패턴들(122a) 및 수소 공급 패턴(126)의 상부면이 노출될 수 있다. 또한, 상기 수소 공급 패턴(126)은 상기 패드 패턴들(122a)의 사이를 채울 수 있다.
예시적인 실시예에서, 상기 하부 구조물은 도 1을 참조로 설명한 하부 구조물과 유사하며, 다만, 상부 절연 패턴이 수소 공급 패턴(126)으로 대체될 수 있다.
상기 수소 공급 패턴(126)은 상기 비트 라인 구조물(114)의 제1 마스크 패턴(112)의 적어도 일부분과 접촉할 수 있다. 상기 수소 공급 패턴(126)은 몰드막을 제거하기 위한 습식 식각 공정에서 사용되는 식각액에 의해 손상되거나 제거되지 않아야 한다. 따라서, 상기 수소 공급 패턴(126)은 실리콘 산화물의 습식 식각액에 대해 매우 낮은 식각율을 가질 수 있다.
또한, 상기 수소 공급 패턴(126)은 수소가 다량 함유되어야 할 수 있다. 따라서, 상기 수소 공급 패턴(126)은 수소를 포함하는 수소 리치 산화물을 포함하며, 절연 물질일 수 있다.
예시적인 실시예에서, 상기 수소 공급 패턴(126)은 탄소를 포함하는 산화물이며, 일 예로 SiOCH 또는 SiOC 등 포함할 수 있다. 한편, 상기 수소 공급 패턴(126)이 400℃ 이상의 온도에서 형성되는 경우, 막에 포함되는 수소 결합들, 예를들어 Si-H 결합이 증착 공정 중에 대부분 제거되므로 바람직하지 않다. 때문에, 상기 수소 공급 패턴(126)은 400℃ 이하의 저온에서 증착된 막일 수 있다.
한편, 실리콘 질화물(SiN)은 수소 함량이 적고, 실리콘 산화물(SiO2)은 실리콘 산화물의 식각액에 의해 제거될 수 있다. 따라서, 상기 실리콘 질화물 및 실리콘 산화물은 상기 수소 공급 패턴(126)으로 적절하지 않을 수 있다.
상기 비트 라인 구조물(114)의 측벽에는 에어 스페이서(116a)가 구비될 수 있다. 상기 수소 공급 패턴(126)의 저면 아래에는 상기 에어 스페이서(116a)가 위치할 수 있다.
상기 식각 저지막(130)은 상기 하부 구조물 상에 구비될 수 있다. 상기 식각 저지막(130)은 패드 패턴들(122a) 및 수소 공급 패턴(126) 상에 구비될 수 있다. 일 예로, 상기 식각 저지막(130)은 상기 수소 공급 패턴(126)의 상부면을 덮을 수 있다.
상기 커패시터(160)는 하부 전극(144), 유전막(150) 및 상부 전극(152)이 적층되는 구조를 가질 수 있다. 상기 하부 전극(144)은 상기 식각 저지막(130)을 관통하면서 상기 패드 패턴(122a)의 상부면 상에 형성될 수 있다. 그러므로, 상기 수소 공급 패턴(126)은 상기 커패시터(160)보다 낮게 배치될 수 있다. 또한, 상기 수소 공급 패턴(126)은 상기 하부 전극들의 사이 부위에 위치할 수 있다.
예시적인 실시예에서, 상기 하부 전극(144)은 필러 형상을 가질 수 있다.
상기 제1 및 제2 지지 패턴들(136a, 140a)은 상기 복수의 하부 전극들(144)의 일부분의 측벽들과 접하면서 상기 하부 전극들(144)을 지지하여 상기 하부 전극들(144)이 기울어지는 것을 방지할 수 있다.
상기 유전막(150)은 상기 하부 전극(144)의 표면 및 상기 제1 및 제2 지지 패턴들(136a, 140a) 및 식각 저지막(130)의 표면을 따라 구비될 수 있다.
상기 상부 전극(152)은 상기 유전막(150) 상에 구비될 수 있다.
설명한 것과 같이, 상기 수소 공급 패턴(126)은 상기 커패시터보다 하부에 구비됨으로써, 상기 커패시터의 축적 용량이 증가될 수 있다.
도 21 내지 도 23은 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 나타내는 단면도들이다
먼저, 도 2 및 도 3를 참조하여, 기판(100) 상에 하부 구조물의 일부를 형성한다.
도 21을 참조하면, 상기 패드 전극막을 패터닝함으로써 패드 패턴들(122a)을 형성한다. 상기 패드 패턴들(122a)의 사이의 개구부 저면에 노출되는 스페이서를 습식 식각 공정을 통해 제거함으로써 에어 스페이서(116a)를 형성한다. 일부 실시예에서, 상기 스페이서를 제거하지 않고 절연 스페이서로 사용할 수도 있다.
상기 패드 패턴들(122a) 사이를 채우는 수소 공급막을 형성하고, 상기 패드 패턴들(122a)이 노출되도록 상기 수소 공급막을 평탄화한다. 따라서, 상기 패드 패턴들(122a) 사이에 수소 공급 패턴(126)을 형성한다. 상기 패드 패턴들(122a) 및 수소 공급 패턴(126)의 상부면은 실질적으로 동일한 평면을 가질 수 있다.
한편, 후속의 몰드막 제거 공정에서 실리콘 산화물의 식각액이 상기 수소 공급 패턴(126)으로 유입될 수 있다. 이 때, 상기 식각액에 의해 상기 수소 공급 패턴(126)이 손상되거나 제거되지 않아야 한다. 따라서, 상기 수소 공급 패턴(126)은 실리콘 산화물의 식각액에 대해 낮은 식각율을 갖는 물질을 포함할 수 있다.
또한, 상기 수소 공급 패턴(126)은 수소를 포함하는 수소 리치 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 수소 공급 패턴(126)은 탄소를 포함하는 산화물을 포함할 수 있다. 일 예로, 상기 수소 공급 패턴(126)은 SiOCH막 또는 SiOC막 등을 포함할 수 있다.
한편, 상기 수소 공급막이 400℃ 이상의 온도에서 증착되는 경우, 막에 포함되는 수소 결합들, 예를들어 Si-H 결합이 증착 공정 중에 대부분 제거될 수 있다. 때문에, 예시적인 실시예에서, 상기 수소 공급막은 400℃ 이하의 저온 플라즈마 증착 공정을 통해 형성될 수 있다.
도 22를 참조하면, 상기 패드 패턴들(122a) 및 수소 공급 패턴(126) 상에 식각 저지막(130)을 형성한다. 상기 식각 저지막(130) 상에 제1 몰드막(134), 제1 지지막(136), 제2 몰드막(138) 및 제2 지지막(140)을 순차적으로 증착한다.
도 23을 참조하면, 상기 제2 지지막(140), 제2 몰드막(138), 제1 지지막(136), 제1 몰드막(134) 및 식각 저지막(130)을 순차적으로 식각함으로써 상기 패드 패턴들(122a)의 상부면을 각각 노출하는 개구부들을 형성한다. 또한, 상기 개구부 내에 하부 전극(144)을 형성한다. 예시적인 실시예에서, 상기 하부 전극(144)은 필러 형상을 가질 수 있다.
이 후, 도 7 및 도 8을 참조로 설명한 것과 동일한 공정을 수행하여, 상기 제1 및 제2 몰드막들(134, 138)을 제거한다. 또한, 상기 하부 전극(144)을 지지하는 제1 지지 패턴(136a) 및 제2 지지 패턴(140a)을 형성한다. 상기 공정들을 수행하면, 상기 하부 전극들(144)의 사이에 상기 식각 저지막(130)의 상부면이 노출될 수 있다. 상기 제1 및 제2 몰드막(134, 138)들을 제거하는 공정에서 상기 수소 공급 패턴(126)으로 식각액이 유입되더라도, 상기 수소 공급 패턴(126)이 거의 제거되지 않을 수 있다. 따라서, 상기 수소 공급 패턴(126)은 균일한 두께를 가질 수 있다.
다시, 도 20을 참조하면, 상기 하부 전극(144)의 표면, 제1 및 제2 지지 패턴들(136a, 140a) 및 식각 저지막(130)의 표면을 따라 컨포멀하게 유전막(150)을 형성한다. 상기 유전막(150) 상에 상부 전극(152)을 형성할 수 있다. 따라서, 도 20에 도시된 반도체 소자를 제조할 수 있다.
도 24는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 24에 도시된 반도체 소자는 하부 전극 및 유전막의 형상을 제외하고는 도 20에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 24를 참조하면, 상기 하부 전극(144a)은 내부 공간을 갖는 실린더 형상을 가질 수 있다. 따라서, 상기 유전막(150)은 상기 하부 전극(144a)의 내부 및 외부 표면, 제1 및 제2 지지 패턴들(136a, 140a) 및 식각 저지막(130) 상에 형성될 수 있다.
도 25는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 25에 도시된 반도체 소자는 제1 및 제2 지지 패턴이 구비되지 않는 것을 제외하고는 도 20에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 25를 참조하면, 상기 반도체 소자에서, 유전막(150)은 하부 전극(144) 및 식각 저지막(130)의 표면을 따라 형성될 수 있다. 도시된 것과 같이, 상기 하부 전극(144)은 필러 형상을 가질 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 하부 전극은 실린더 형상을 가질 수도 있다.
도시하지는 않았지만, 예시적인 실시예들에 따른 반도체 소자를 제시할 수 있다.
일 예로, 도 1을 참조로 설명한 반도체 소자에서 하부 구조물을 도 20을 참조로 설명한 하부 구조물로 대체할 수 있다. 즉, 상기 하부 구조물 내에 수소 공급 패턴이 포함되고, 식각 저지막 상에 수소 공급막이 형성되는 구조를 가질 수 있다.
다른 예로, 도 14를 참조로 설명한 반도체 소자에서 하부 구조물을 도 20을 참조로 설명한 하부 구조물로 대체할 수 있다. 즉, 상기 하부 구조물 내에 수소 공급 패턴이 포함되고, 제1 및 제2 식각 저지막들 사이에 수소 공급막이 형성되는 구조를 가질 수 있다.
상기 반도체 소자는 트랜지스터 및 커패시터를 포함하는 메모리 소자에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 114 : 비트 라인 구조물
122a : 패드 패턴 124 : 상부 절연 패턴
130 : 식각 저지막 132 : 수소 공급막
136 : 제1 지지 패턴 140 : 제2 지지 패턴
144 : 하부 전극 150 : 유전막
152 : 상부 전극 126 : 수소 공급 패턴
170 : 제2 식각 저지막

Claims (20)

  1. 기판 상에 구비되고, 패드 패턴들을 포함하고, 상기 패드 패턴들의 상부면이 노출되는 하부 구조물;
    상기 패드 패턴들 상에 형성된 제1 식각 저지막;
    상기 패드 패턴들의 상부면과 접하는 하부 전극들;
    상기 하부 전극들 표면 상에 순차적으로 적층되는 유전막 및 상부 전극; 및
    상기 하부 전극들의 사이에 구비되고, 상기 기판의 상부면을 기준으로 할 때 상기 유전막보다 낮게 배치되고, 수소를 포함하는 수소 공급막을 포함하고,
    상기 수소 공급막의 적어도 일부는 상기 제1 식각 저지막과 접하는 반도체 소자.
  2. 제1항에 있어서, 상기 패드 패턴들 사이를 매립하는 하부 절연 패턴이 더 포함되고, 상기 제1 식각 저지막은 상기 패드 패턴들 및 하부 절연 패턴 상에 구비되는 반도체 소자.
  3. 제1항에 있어서, 상기 수소 공급막은 실리콘 산화물의 습식 식각액에 대해 5Å/min 이하의 낮은 식각율을 갖는 절연 물질을 포함하는 반도체 소자.
  4. 제1항에 있어서, 상기 수소 공급막은 상기 제1 식각 저지막 상에 구비되고, 상기 수소 공급막은 SiOCH 또는 SiOC를 포함하는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 식각 저지막은 실리콘 질화물, SiCN, SiBN 또는 SiON을 포함하는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 식각 저지막 상에 상기 수소 공급막이 구비되고, 상기 수소 공급막 상에 제2 식각 저지막이 더 포함되는 반도체 소자.
  7. 제6항에 있어서, 상기 수소 공급막은 수소를 포함하는 실리콘 산화물을 포함하는 반도체 소자.
  8. 제6항에 있어서, 상기 제2 식각 저지막은 SiCN 또는 SiBN을 포함하는 반도체 소자.
  9. 제6항에 있어서, 상기 제2 식각 저지막의 두께는 상기 제1 식각 저지막의 두께보다 얇은 반도체 소자.
  10. 제1항에 있어서, 상기 수소 공급막은 상기 패드 패턴들 사이를 매립하는 반도체 소자.
  11. 제10항에 있어서, 상기 수소 공급막은 SiOCH 또는 SiOC를 포함하는 반도체 소자.
  12. 제1항에 있어서, 상기 하부 전극들의 측벽의 적어도 일부분과 접촉하도록 배치되는 지지 패턴이 더 구비되는 반도체 소자.
  13. 제1항에 있어서, 상기 기판 상에 비트 라인 구조물들이 더 포함되고, 상기 수소 공급막은 상기 비트 라인 구조물의 저면보다 높게 배치되는 반도체 소자.
  14. 기판 상에 구비되고, 패드 패턴들 및 상기 패드 패턴들 사이에 하부 절연 패턴을 포함하고, 상기 패드 패턴들 및 하부 절연 패턴의 상부면이 노출되는 하부 구조물;
    상기 패드 패턴 및 하부 절연 패턴 상에 구비되는 제1 식각 저지막;
    상기 제1 식각 저지막 상에, 상기 제1 식각 저지막과 접하도록 구비되고, 수소를 포함하는 수소 공급막;
    상기 수소 공급막 및 제1 식각 저지막을 관통하여 상기 패드 패턴들의 상부면과 접하는 하부 전극들; 및
    상기 하부 전극들 표면 상에 순차적으로 적층되는 유전막 및 상부 전극을 포함하는 반도체 소자.
  15. 제14항에 있어서, 상기 수소 공급막은 SiOCH 또는 SiOC를 포함하는 반도체 소자.
  16. 제14항에 있어서, 상기 제1 식각 저지막은 실리콘 질화물, SiCN, SiBN 또는 SiON을 포함하는 반도체 소자.
  17. 제14항에 있어서, 상기 수소 공급막 상에 제2 식각 저지막이 더 포함되는 반도체 소자.
  18. 제17항에 있어서, 상기 수소 공급막은 수소를 포함하는 실리콘 산화물을 포함하는 반도체 소자.
  19. 기판 상에 구비되고, 패드 패턴들 및 상기 패드 패턴들 사이의 수소 공급 패턴을 포함하고, 상기 패드 패턴들 및 수소 공급 패턴의 상부면이 노출되는 하부 구조물;
    상기 패드 패턴들 및 수소 공급 패턴 상에 구비되고, 상기 수소 공급 패턴의 적어도 일부와 접하는 제1 식각 저지막;
    상기 하부 구조물 상에 구비되고, 상기 패드 패턴들의 상부면과 접하는 하부 전극들; 및
    상기 하부 전극들 표면 상에 순차적으로 적층되는 유전막 및 상부 전극을 포함하는 반도체 소자.
  20. 제19항에 있어서, 상기 수소 공급 패턴은 SiOCH 또는 SiOC를 포함하는 반도체 소자.
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