JP2016001664A

JP2016001664A - 半導体装置およびその製造方法

Info

Publication number: JP2016001664A
Application number: JP2014120852A
Authority: JP
Inventors: 釘宮　克尚; Katsunao Kugimiya; 克尚釘宮; 顕一村田; Kenichi Murata; 仁志岡野; Hitoshi Okano; 茂貴森; Shigeki Mori; 寛之川島; Hiroyuki Kawashima; 琢磨松野; Takuma Matsuno
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2014-06-11
Filing date: 2014-06-11
Publication date: 2016-01-07
Also published as: US20170207223A1; WO2015190298A1; TW201611194A; US9917091B2; CN106463460A; TWI655716B

Abstract

【課題】半導体基板内および半導体基板界面への水素の拡散効率を向上させた半導体装置およびその製造方法を提供する。
【解決手段】第１面を有する半導体基板１１を準備し、半導体基板１１の第１面Ｓ１に絶縁膜２１を形成し、半導体基板１１の第１面Ｓ１に対向する第２面Ｓ２に酸化ケイ素、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）、ＢＰＳＧ（Ｂｏｒｏｎｐｈｏｓｐｈｏｒｕｓｓｉｌｉｃａｔｅｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓｓ）、ＦＳＧ（ｆｌｕｏｒｏｓｉｌｉｃａｔｅｇｌａｓｓ）、炭素含有酸化ケイ素、窒化ケイ素、炭素含有窒化ケイ素および酸素含有炭化ケイ素の少なくともいずれか１つを含む水素供給膜５１を形成する。
【選択図】図１

Description

本技術は、例えばＤＲＡＭ(Dynamic Random Access Memory)等に好適な半導体装置およびその製造方法に関する。

ＤＲＡＭは、１つのセルにトランジスタおよびキャパシタを含んでいる。半導体基板内にトランジスタのソース領域およびドレイン領域が設けられており、キャパシタは、このトランジスタのドレイン領域に電気的に接続されている。１つのセルのオン・オフはキャパシタに電荷が蓄えられているか否かによって、判別される。

キャパシタに蓄えられた電荷は、時間の経過につれてリーク（放電）してしまう。キャパシタに蓄えられた電荷が所定の量以下になるとエラーが生じるため、ＤＲＡＭでは、所謂リフレッシュ動作が行われる。リフレッシュは、例えば１秒間に数十回行われる。単位時間内でのリフレッシュの回数を減らすため、即ちリテンション特性を向上させるため、ＤＲＡＭを製造する際には水素シンターを行う。水素シンターは、水素を含んだ雰囲気中での熱処理であり、半導体基板上に絶縁膜および配線等を形成した後、最終工程付近で行われる（例えば、特許文献１参照）。この水素シンター処理は、ＤＲＡＭの他、固体撮像装置およびロジックデバイス等の半導体装置を製造する際にも行われる。

特開２００３−３２４１８５号公報

しかしながら、これまでの水素シンター処理では水素拡散の効率が低く、半導体基板内および半導体基板界面に水素を十分に供給することが困難であった。

本技術はかかる問題点に鑑みてなされたもので、その目的は、半導体基板内および半導体基板界面への水素の拡散効率を向上させた半導体装置およびその製造方法を提供することにある。

本技術による半導体装置の製造方法は、第１面を有する半導体基板の第１面に絶縁膜を形成し、半導体基板の第１面に対向する第２面に酸化ケイ素、ＴＥＯＳ、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、ＦＳＧ、炭素含有酸化ケイ素、窒化ケイ素、炭素含有窒化ケイ素および酸素含有炭化ケイ素の少なくともいずれか１つを含む水素供給膜を形成するものである。

本技術の半導体装置の製造方法では、絶線膜が形成された半導体基板の第１面とは反対の面、即ち半導体基板の第２面に水素供給膜を形成するので、第１面に設けられた絶縁膜等を介することなく、水素供給膜から半導体基板内および半導体基板界面に水素が供給される。

本技術による半導体装置は、対向する第１面および第２面を有する半導体基板と、半導体基板の第１面に設けられた絶縁膜と、半導体基板の第２面に設けられ、酸化ケイ素、ＴＥＯＳ、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、ＦＳＧ、炭素含有酸化ケイ素、窒化ケイ素、炭素含有窒化ケイ素および酸素含有炭化ケイ素の少なくともいずれか１つを含む水素供給膜とを備えたものである。

本技術の半導体装置では、絶線膜が設けられた半導体基板の第１面とは反対の面、即ち半導体基板の第２面に水素供給膜が設けられているので、第１面に設けられた絶縁膜等を介することなく、水素供給膜から半導体基板内および半導体基板界面に水素が供給されて製造される。

本技術の半導体装置およびその製造方法によれば、半導体基板の第２面に水素供給膜を設けるようにしたので、第１面に設けた絶縁膜等に起因した水素拡散効率の低下を抑えることができる。よって、半導体基板内および半導体基板界面への水素拡散の効率を向上させることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。

本技術の一実施の形態に係る半導体装置の要部の構成を表す断面図である。図１に示した半導体装置の全体構成を表す図である。図１に示した半導体装置の製造工程を表す断面図である。図３Ａに続く工程を表す断面図である。図３Ｂに続く工程を表す断面図である。図４Ａに続く工程を表す断面図である。図４Ｂに続く工程を表す断面図である。図５Ａに続く工程を表す断面図である。比較例に係る半導体装置の構成を表す断面図である。図６に示した半導体基板への水素拡散の様子を表す断面図である。図１に示した半導体基板への水素拡散の様子を表す断面図である。変形例に係る半導体装置の構成を表す断面図である。

以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（半導体装置）
２．変形例（ロジック回路が設けられた支持基板を用いる例）

＜実施の形態＞
［半導体装置１の構造］
図１は、本技術の一実施の形態に係る半導体装置（半導体装置１）の要部の断面構成を表したものである。この半導体装置１は、半導体基板１１の一方の面（面Ｓ１）上にキャパシタ層２０、配線層３０および支持基板４１をこの順に有している。半導体基板１１の、面Ｓ１との対向面（面Ｓ２）には水素供給膜５１および拡散防止膜５２がこの順に設けられている。半導体基板１１の面Ｓ１（第１面）近傍には、トランジスタ１０Ｔが設けられ、キャパシタ層２０にはキャパシタ２２が設けられている。この半導体装置１はＤＲＡＭであり、トランジスタ１０Ｔおよびキャパシタ２２を含むセル１０により構成されている。

図２は、半導体装置１の全体構成を表したものである。半導体装置１では、複数のセル１０がマトリクス状に配置されている。例えば、列方向に複数のビット線２３が設けられ、行方向に複数のワード線２４が設けられている。セル１０は、このビット線２３とワード線２４との交点に設けられている。例えば、各ビット線２３は列デコーダ１２３に接続されており、データの読み込み時には、この列デコーダ１２３からビット線２３を介して列アドレスがセル１０に伝達されるようになっている。例えば、各ワード線２４は行デコータ１２４に接続されており、データの読み込み時には、この行デコーダ１２４からワード電２４を介して行アドレスがセル１０に伝達されるようになっている。

次に、再び図１を参照して半導体装置１の各部の構成について説明する。

半導体基板１１は、例えばｐ型のシリコン（Ｓｉ）により構成されている。半導体基板１１の厚みは、例えば２μｍ〜１００μｍである。半導体基板１１内の面Ｓ１近傍には、例えばｐ型ウェル領域が設けられている。このｐ型ウェル領域内に、互いに離間してトランジスタ１０Ｔのソース領域１１Ｓおよびドレイン領域１１Ｄが設けられている。ソース領域１１Ｓおよびドレイン領域１１Ｄは、例えばｎ型の半導体領域によって構成されている。半導体基板１１の面Ｓ１上には、トランジスタ１０Ｔのゲート電極１２が設けられている。ゲート電極１２は、ソース領域１１Ｓとドレイン領域１１Ｄとの間のｐ型ウェル領域上に配置されている。このゲート電極１２は、例えばＰｏｌｙ-Ｓｉ等により構成されている。ゲート電極１２には、ワード線２４（図２）が電気的に接続されている。ゲート電極１２と、半導体基板１１との間にはゲート絶縁膜（図示せず）が設けられている。

半導体基板１１の面Ｓ１に設けられたキャパシタ層２０は、第１絶縁膜２１（絶縁膜）、キャパシタ２２およびビット線２３を含んでいる。第１絶縁膜２１は、半導体基板１１の面Ｓ１上に設けられ、ゲート電極１２を覆っている。この第１絶縁膜２１は、層間絶縁膜として機能するものであり、例えば、酸化ケイ素（ＳｉＯ），窒化ケイ素（ＳｉＮ）またはこれらの積層膜等により構成されている。キャパシタ２２は、第１電極２２１と第２電極２２２と強誘電層２２３とにより構成されている。このキャパシタ２２は、例えばスタック型のキャパシタであり、半導体基板１１の面Ｓ１上に、第１電極２２１、強誘電層２２３および第２電極２２２の順に積層されている。第１電極２２１の断面形状は、例えば略Ｕ字状であり、トランジスタ１０Ｔのドレイン領域１１Ｄに電気的に接続されている。第２電極２２２は、第１電極２２１の形状に嵌合して第１電極２２１を覆っている。第１電極２２１および第２電極２２２は、例えば、ポリシリコン（Poly-Si）、タングステン（Ｗ）または窒化チタン（ＴｉＮ）系化合物等により構成されている。第１電極２２１の構成材料と第２電極２２２の構成材料とが互いに異なるものであってもよい。強誘電層２２３は、第１電極２２１と第２電極２２２との間に設けられ、例えば、酸化ケイ素と窒化ケイ素との積層体により構成されている。強誘電層２２３には、タンタル酸化物（ＴａＯ）系化合物またはハフニウム酸化物（ＨｆＯ）系化合物等を用いるようにしてもよい。ビット線２３は、トランジスタ１０Ｔのソース領域１１Ｓに電気的に接続されている。ビット線２３およびワード線２４（図２）は、例えば、タングステン、アルミニウム―銅（Ａｌ−Ｃｕ）合金、アルミニウム―シリコン（Ａｌ−Ｓｉ）合金または銅（Ｃｕ）等により構成されている。キャパシタ層２０の厚みは、例えば０．５μｍ〜３μｍである。

配線層３０は、多層配線層であり、第２絶縁膜３１、複数の配線３２およびパッド電極６０を含んでいる。第２絶縁膜３１は、層間絶縁膜として機能するものであり、例えば、酸化ケイ素（ＳｉＯ），窒化ケイ素（ＳｉＮ）またはこれらの積層膜等により構成されている。配線３２は、例えばタングステン、アルミニウム―銅（Ａｌ−Ｃｕ）合金、アルミニウム―シリコン（Ａｌ−Ｓｉ）合金または銅（Ｃｕ）等により構成されている。配線層３２は、チタン（Ｔｉ）または窒化チタンを含んでいてもよい。パッド電極６０は、例えばワイヤ（図示せず）を介してロジック回路（図示せず）に電気的に接続されている。例えば、パッド電極６０に達する貫通孔６０Ｖが設けられており、この貫通孔６０Ｖにパッド電極６０に接続されたワイヤが設けられている。貫通孔６０Ｖは、拡散防止膜５２、水素供給膜５１、半導体基板１１およびキャパシタ層２０（第１絶縁膜２１）を貫通している。このような配線層３０の厚みは、例えば２μｍ〜７μｍである。

支持基板４１は、キャパシタ層２０および配線層３０を間にして、半導体基板１１に対向しており、半導体装置１の支持体として機能する。支持基板４１は、例えば厚み１００μｍ〜２００μｍのシリコン基板等により構成されている。

水素供給膜５１は、例えばアニール処理（熱処理）を行うことにより、水素を発生させるものである。本実施の形態では、この水素供給膜５１が半導体基板１１の面Ｓ２（第２面）に設けられている。詳細は後述するが、これにより、半導体基板１１内および半導体基板１１界面に効率的に水素を供給することが可能となる。

水素供給膜５１は水または水素を多く含む膜であり、二酸化ケイ素等の酸化ケイ素、ＴＥＯＳ（Tetraethoxysilane）、ＢＰＳＧ（Boron phosphorus silicate glass）、ＢＳＧ（Borosilicate glass）、ＰＳＧ（Phosphosilicate glass）、ＦＳＧ（fluorosilicate glass）、炭素含有酸化ケイ素（ＳｉＯＣ）、窒化ケイ素、炭素含有窒化ケイ素（ＳｉＣＮ）および酸素含有炭化ケイ素（ＳｉＣＯ）の少なくともいずれか１つを含んでいる。これらのうちの２種以上を含む膜により水素供給膜５１を構成するようにしてもよい。水素供給膜５１は、例えば半導体基板１１の面Ｓ２に接している。水素供給膜５１の厚みは、例えば１００ｎｍ〜１０００ｎｍである。

拡散防止膜５２は水素供給膜５１に積層されている。この拡散防止膜５２は、水素供給膜５１の半導体基板１１との接触面と反対の面に接して設けられており、水素供給膜５１から外部への水素の拡散を防止するものである。拡散防止膜５２は、水素または水分が透過しにくい膜により構成されている。具体的には、拡散防止膜５２には、例えば、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、低誘電率炭素含有酸化ケイ素（ｌｏｗ−ｋ（ＳｉＯＣ））および炭化ケイ素（ＳｉＣ）の少なくともいずれか１つを含む膜を用いることができる。拡散防止膜５２は、２種以上の化合物を含んでいてもよい。拡散防止膜５２の厚みは、例えば１０ｎｍ〜１０００ｎｍである。１０００ｎｍ以上の厚みの拡散防止膜５２を設けるようにしてもよい。

［半導体装置１の製造方法］
このような構成を有する半導体装置１は、例えば、次のようにして製造することができる（図３Ａ〜図５Ｂ）。

まず、面Ｓ１を有する半導体基板１１を準備する。このときの半導体基板１１の厚みは、例えば７５０μｍ〜８００μｍである。次いで、半導体基板１１内の面Ｓ１近傍にソース領域１１Ｓおよびドレイン領域１１Ｄ（図１）を形成する。続いて、ゲート絶縁膜およびゲート電極１２を設けて、トランジスタ１０Ｔを形成する。トランジスタ１０Ｔを設けた後、第１絶縁膜２１、キャパシタ２２およびビット線２３を形成する。これにより、半導体基板１１の面Ｓ１上にキャパシタ層２０が形成される（図３Ａ）。

続いて、図３Ｂに示したように、キャパシタ層２０に積層して配線層３０を形成する。その後、図４Ａに示したように、キャパシタ層２０および配線層３０を間にして、半導体基板１１の面Ｓ１に例えば厚み７５０μｍ〜８００μｍの支持基板４１を貼り合わせる。この支持基板４１は、後の工程で切削してその厚みを小さくする。次いで、半導体基板１１の面Ｓ１と反対の面を例えばバックグラインド（Back Grind）法により切削して、半導体基板１１の厚みを小さくする。これにより、半導体基板１１の面Ｓ２が形成される（図４Ｂ）。

半導体基板１１を薄膜化した後、図５Ａに示したように、半導体基板１１の面Ｓ２に水素供給膜５１および拡散防止膜５２をこの順に形成する。水素供給膜５１は、例えば、プラズマを用いて二酸化ケイ素を成膜することにより形成する。具体的には、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いることができる。ＨＤＰ(High density plasma)を用いるようにしてもよい。拡散防止膜５２は、例えばプラズマを用いて窒化ケイ素を成膜することにより形成する。ＡＬＤ（Atomic layer deposition）法を用いて拡散防止膜５２を形成するようにしてもよい。水素供給膜５１および拡散防止膜５２を形成した後、アニール処理を行う。アニール処理は、例えば、２００℃〜５００℃の温度下、Ｎ₂Ｈ₂（水素比率は０％〜１００％）の雰囲気中で１時間〜１０時間行う。このアニール処理により、半導体基板１１内および半導体基板１１界面に水素供給膜５１から水素が供給される。

アニール処理を行った後、図５Ｂに示したように、貫通孔６０Ｖを形成する。最後に、パッド電極６０とロジック回路（図示せず）とをワイヤ（図示せず）で接続することにより、半導体装置１が完成する。

[半導体装置１の動作]
本実施の形態の半導体装置１では、図示しない電源回路（パルス印加手段）からビット線２３およびワード線２４を介してセル１０に電圧パルスあるいは電流パルスを印加すると、キャパシタ２２の電荷量が変化する。これにより情報の書き込みおよび読み出しが行われる。以下、その動作を具体的に説明する。

所定のセル１０において、例えば、ワード線２４の電圧を上げた状態で、ビット線２３の電圧を上げると、トランジスタ１０Ｔを介してビット線２３からキャパシタ２２に電荷が蓄積される。これにより、セル１０へのデータの書き込みが行われる。このキャパシタ２２に電荷が蓄積されたセル１０では、ワード電２４の電圧を上げることにより、ビット線２３に放電電流が流れ、ビット線電位が瞬間的に上がる。これを検出回路で検査することにより、データの読み出しが行われる。

[半導体装置１の作用・効果]
ここで、半導体装置１では、半導体基板１１の面Ｓ１にキャパシタ層２０、配線層３０および支持基板４１が積層されており、半導体基板１１の面Ｓ１とは反対の面、即ち面Ｓ２に水素供給膜５１が設けられている。これにより、キャパシタ層２０および配線層３０に起因した水素拡散の効率の低下が抑えられ、半導体基板１１内および半導体基板１１界面に効率良く水素を供給することができる。以下、これについて説明する。

図６は、比較例に係る半導体装置（半導体装置１００）の断面構成を表したものである。この半導体装置１００はＤＲＡＭであり、半導体基板１１の面Ｓ１にキャパシタ層２０および配線層３０をこの順に有している。半導体装置１００は水素供給膜を有しておらず、半導体基板１１の一方の面（面Ｓ１と反対の面）は露出されている。

ＤＲＡＭでは、時間の経過につれてキャパシタに蓄えられた電荷がトランジスタのドレイン領域およびキャパシタの電極からリークしていく。リテンション特性が低いと、消費電力が増加する。また、キャパシタの容量を大きくするための設計が必要となり、セルの面積が大きくなる。これにより、コストが増加する。高アスペクト比でキャパシタを設計することも可能だが、この場合、プロセスの難易度が高くなり、生産性が低下する。このため、リテンション特性を向上させることが望まれる。

ドレイン領域からリークが生じる原因としては、ドレイン領域界面、即ち半導体基板界面の欠陥が考えられる。この半導体基板界面の欠陥からのリークを防ぐためには、欠陥に水素終端を行う方法が有効である。

図７は、半導体装置１００を製造する際の水素終端の工程を表したものである。半導体装置１００の製造工程では、リテンション特性を向上させるため、半導体基板１１の面Ｓ１上にキャパシタ層２０および配線層３０を形成した後、水素シンターを行っている。この水素シンターは、リテンション特性を向上させることに加え、製造工程で生じた欠陥を補正するためのものであり、最終工程付近で行われる。このため、水素Ｈの拡散が配線層３０およびキャパシタ層２０に阻害され、半導体基板１１界面の欠陥１１０に水素Ｈが効率よく到達しない虞がある。特に、配線層３０およびキャパシタ層２０に、水素Ｈの拡散を阻害する窒素化合物または水素Ｈを吸蔵するチタン等が含まれている場合には、水素Ｈの拡散効率が低下する。水素シンターの工程時間を延ばすことも考え得るが、長時間の水素シンターは配線の信頼性を低下させる。また、半導体装置１００の製造に要する時間が長くなり、コストが増加する。

これに対し半導体装置１では、半導体基板１１の面Ｓ２に水素供給膜５１を形成し、この水素供給膜５１から半導体基板１１内および半導体基板１１界面に水素を供給している。

図８は、水素供給膜５１および拡散防止膜５２を形成した後のアニール処理の工程を表したものである。水素供給膜５１は、キャパシタ層２０および配線層３０が設けられた半導体基板１１の面Ｓ１と反対の面（面Ｓ２）に設けられているので、水素供給膜５１から生じた水素Ｈは、キャパシタ層２０および配線層３０を介することなく、半導体基板１１内および半導体基板１１界面の欠陥１１０に到達する。即ち、水素Ｈの拡散が第１絶縁膜２１、第２絶縁膜３１および配線層３０の配線３２等に阻害されることがない。よって、キャパシタ層２０および配線層３０に起因した水素Ｈの拡散効率の低下が抑えられ、効率よく水素Ｈが半導体基板１１界面の欠陥１１０に供給される。したがって、欠陥１１０の水素終端が効果的に施され、リテンション特性が向上する。また、効率よく水素が供給されるので、製造時間を短縮し、生産性を向上させることが可能となる。更に、水素ガスが不要となるので、コストを抑えることができる。

以上のように本実施の形態では、半導体基板１１の面Ｓ２に水素供給膜５１を設けるようにしたので、半導体基板１１の面Ｓ１に設けた第１絶縁膜２１等による水素Ｈの拡散効率の低下を抑えることができる。よって、半導体基板１１内および半導体基板１１界面への水素Ｈの拡散効率を向上させることが可能となる。

特に、ＤＲＡＭである半導体装置１ではリテンション特性が向上するので、消費電力を抑えることができる。また、キャパシタ２２の容量を小さくすることも可能となるので、セル１０の面積を縮小してコストを抑えることができる。更に、キャパシタ２２の設計の自由度が高まるので、生産性を向上させることも可能である。

また、水素供給膜５１に拡散防止膜５２を積層しているので、水素供給膜５１から外部への水素Ｈの拡散を防ぐことができる。よって、より高い効率で水素供給膜５１から半導体基板１１へ水素Ｈが供給される。

更に、支持基板４１が設けられているので、薄膜化した半導体基板１１を用いても半導体装置１の強度を維持することができる。

以下、上記実施の形態の変形例について説明するが、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

＜変形例＞
図９は、上記実施の形態の変形例に係る半導体装置（半導体装置１Ａ）の断面構成を表したものである。この半導体装置１Ａの支持基板（支持基板７１）にはロジック回路が設けられている。即ち、半導体装置１Ａは、ｅＤＲＡＭ（Embedded DRAM）である。この点を除き、半導体装置１Ａは半導体装置１と同様の構成を有し、その作用および効果も同様である。

支持基板７１は、上記実施の形態で説明した支持基板４１（図１）と同様に、半導体装置１Ａを支持するものであり、キャパシタ層２０および配線層３０を間にして、半導体基板１１の面Ｓ２に対向している。この支持基板７１は、例えば半導体基板７１Ａおよび配線層７１Ｂを含んでおり、配線層３０により近い位置に配線層７１Ｂが設けられている。半導体基板７１Ａは例えばシリコン（Ｓｉ）基板であり、半導体基板７１Ａにはトランジスタが設けられており、半導体基板７１Ａの表面（配線層７１Ｂに近い面）近傍にゲート電極７４が配置されている。配線層７１Ｂは、第３絶縁膜７２および複数の配線７３を有している。支持基板７１のロジック回路は、トランジスタおよび複数の配線７３により構成されている。支持基板７１のロジック回路は、例えば、配線７５により配線層３０の配線３２に電気的に接続されている。

以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。

また、上記実施の形態等では、半導体装置がスタック型のキャパシタを有する場合について説明したが、キャパシタはトレンチ型であってもよい。

更に、上記実施の形態等では、半導体装置がＤＲＡＭである場合について説明したが、本技術の半導体装置は、例えば撮像装置およびロジック回路等にも適用可能である。

なお、本明細書に記載された効果はあくまで例示であってこれに限定されるものではなく、また他の効果があってもよい。

なお、本技術は以下のような構成も取ることができる。
（１）第１面を有する半導体基板の前記第１面に絶縁膜を形成し、前記半導体基板の前記第１面に対向する第２面に酸化ケイ素、ＴＥＯＳ、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、ＦＳＧ、炭素含有酸化ケイ素、窒化ケイ素、炭素含有窒化ケイ素および酸素含有炭化ケイ素の少なくともいずれか１つを含む水素供給膜を形成する半導体装置の製造方法。
（２）前記水素供給膜を形成した後、熱処理を行う前記（１）に記載の半導体装置の製造方法。
（３）前記半導体基板の前記第２面に接して、前記水素供給膜を形成する前記（１）または（２）に記載の半導体装置の製造方法。
（４）前記半導体基板に、前記絶縁膜を間にして支持基板を貼り合わせる前記（１）乃至（３）のうちいずれか１つに記載の半導体装置の製造方法。
（５）前記支持基板にはロジック回路が設けられている前記（４）に記載の半導体装置の製造方法。
（６）前記支持基板を貼り合わせた後、前記半導体基板の厚みを小さくして前記第２面を形成する前記（４）または（５）に記載の半導体装置の製造方法。
（７）前記水素供給膜を形成した後、前記水素供給膜に積層させて窒化ケイ素、酸窒化ケイ素、低誘電率炭素含有酸化ケイ素および炭化ケイ素の少なくともいずれか１つを含む前記（１）乃至（６）のうちいずれか１つ拡散防止膜を形成するに記載の半導体装置の製造方法。
（８）前記半導体基板内のソース領域およびドレイン領域を有するトランジスタを形成するとともに、前記絶縁膜およびキャパシタを含むキャパシタ層を形成し、前記トランジスタの前記ドレイン領域と前記キャパシタとを電気的に接続する前記（１）乃至（７）のうちいずれか１つに記載の半導体装置の製造方法。
（９）前記キャパシタ層に積層して配線層を形成する前記（８）に記載の半導体装置の製造方法。
（１０）前記水素供給膜、前記半導体基板および前記絶縁膜を貫通して、前記配線層に達する接続孔を形成する前記（９）に記載の半導体装置の製造方法。
（１１）対向する第１面および第２面を有する半導体基板と、前記半導体基板の第１面に設けられた絶縁膜と、前記半導体基板の第２面に設けられ、酸化ケイ素、ＴＥＯＳ、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、ＦＳＧ、炭素含有酸化ケイ素、窒化ケイ素、炭素含有窒化ケイ素および酸素含有炭化ケイ素の少なくともいずれか１つを含む水素供給膜とを備えた半導体装置。

１，１Ａ・・・半導体装置、１０・・・セル、１０Ｔ，Ｔｒ１，Ｔｒ２，Ｔｒ３・・・トランジスタ、１１・・・半導体基板、１１Ｓ・・・ソース領域、１１Ｄ・・・ドレイン領域、１２・・・ゲート電極、２０・・・キャパシタ層、２１・・・第１絶縁膜、２２・・・キャパシタ、２２１・・・第１電極、２２２・・・第２電極、２２３・・・強誘電層、２３・・・ビット線、２４・・・ワード線、１２３・・・列デコーダ、１２４・・・行デコーダ、３０・・・配線層、３１・・・第２絶縁膜、３２・・・配線、４１，７１・・・支持基板、６０・・・パッド電極。

Claims

第１面を有する半導体基板の前記第１面に絶縁膜を形成し、
前記半導体基板の前記第１面に対向する第２面に酸化ケイ素、ＴＥＯＳ、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、ＦＳＧ、炭素含有酸化ケイ素、窒化ケイ素、炭素含有窒化ケイ素および酸素含有炭化ケイ素の少なくともいずれか１つを含む水素供給膜を形成する
半導体装置の製造方法。
前記水素供給膜を形成した後、熱処理を行う
請求項１に記載の半導体装置の製造方法。
前記半導体基板の前記第２面に接して、前記水素供給膜を形成する
請求項１に記載の半導体装置の製造方法。
前記半導体基板に、前記絶縁膜を間にして支持基板を貼り合わせる
請求項１に記載の半導体装置の製造方法。
前記支持基板にはロジック回路が設けられている
請求項４に記載の半導体装置の製造方法。
前記支持基板を貼り合わせた後、前記半導体基板の厚みを小さくして前記第２面を形成する
請求項４に記載の半導体装置の製造方法。
前記水素供給膜を形成した後、前記水素供給膜に積層させて窒化ケイ素、酸窒化ケイ素、低誘電率炭素含有酸化ケイ素および炭化ケイ素の少なくともいずれか１つを含む拡散防止膜を形成する
請求項１に記載の半導体装置の製造方法。
前記半導体基板内のソース領域およびドレイン領域を有するトランジスタを形成するとともに、前記絶縁膜およびキャパシタを含むキャパシタ層を形成し、
前記トランジスタの前記ドレイン領域と前記キャパシタとを電気的に接続する
請求項１に記載の半導体装置の製造方法。
前記キャパシタ層に積層して配線層を形成する
請求項８に記載の半導体装置の製造方法。
前記水素供給膜、前記半導体基板および前記絶縁膜を貫通して、前記配線層に達する接続孔を形成する
請求項９に記載の半導体装置の製造方法。
対向する第１面および第２面を有する半導体基板と、
前記半導体基板の第１面に設けられた絶縁膜と、
前記半導体基板の第２面に設けられ、酸化ケイ素、ＴＥＯＳ、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、ＦＳＧ、炭素含有酸化ケイ素、窒化ケイ素、炭素含有窒化ケイ素および酸素含有炭化ケイ素の少なくともいずれか１つを含む水素供給膜と
を備えた半導体装置。