JP3184771B2 - アクティブマトリックス液晶表示装置 - Google Patents
アクティブマトリックス液晶表示装置Info
- Publication number
- JP3184771B2 JP3184771B2 JP24193596A JP24193596A JP3184771B2 JP 3184771 B2 JP3184771 B2 JP 3184771B2 JP 24193596 A JP24193596 A JP 24193596A JP 24193596 A JP24193596 A JP 24193596A JP 3184771 B2 JP3184771 B2 JP 3184771B2
- Authority
- JP
- Japan
- Prior art keywords
- active matrix
- liquid crystal
- display device
- crystal display
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 64
- 239000011159 matrix material Substances 0.000 title claims description 57
- 239000000758 substrate Substances 0.000 claims description 78
- 239000001257 hydrogen Substances 0.000 claims description 61
- 229910052739 hydrogen Inorganic materials 0.000 claims description 61
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 36
- 238000009792 diffusion process Methods 0.000 claims description 22
- 150000002431 hydrogen Chemical class 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 230000003287 optical effect Effects 0.000 claims description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 9
- 239000011521 glass Substances 0.000 claims description 7
- 238000002844 melting Methods 0.000 claims description 7
- 230000008018 melting Effects 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 4
- 239000010453 quartz Substances 0.000 claims description 4
- 230000002401 inhibitory effect Effects 0.000 claims 3
- 239000010408 film Substances 0.000 description 82
- 239000010410 layer Substances 0.000 description 65
- 238000000034 method Methods 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 14
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 10
- 238000003860 storage Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000010409 thin film Substances 0.000 description 8
- 238000000059 patterning Methods 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 239000004983 Polymer Dispersed Liquid Crystal Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000005984 hydrogenation reaction Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000005262 ferroelectric liquid crystals (FLCs) Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 241000519995 Stachys sylvatica Species 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 210000003128 head Anatomy 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス液晶表示装置に関する。
ックス液晶表示装置に関する。
【０００２】
【従来の技術】近年、液晶表示装置には、より高精細な
表示画像が求められている。なかでも画素のスイッチに
薄膜スイッチング素子を用いるアクティブマトリックス
型の液晶表示装置は、多画素化してもクロストークが生
じないことや、高階調化が容易に図れるのるので、急速
に技術開発が進められつつある。
表示画像が求められている。なかでも画素のスイッチに
薄膜スイッチング素子を用いるアクティブマトリックス
型の液晶表示装置は、多画素化してもクロストークが生
じないことや、高階調化が容易に図れるのるので、急速
に技術開発が進められつつある。
【０００３】アクティブマトリックス型の表示パネルに
用いられる薄膜スイッチング素子は、一般的に5インチ
以上の大型パネルには主にアモルファスシリコン(a-S
i)、それ以下の小型パネルには主にポリシリコン(p-Si)
を用いた薄膜トランジスタ(TFT)が用いられる。図11は
アクティブマトリックス型液晶表示装置のブロック図
(a)と画像表示部の拡大図(b)である。(a)で、61はビデ
オ信号回路、62は同期回路、63は垂直シフトレジスタ、
64は水平シフトレジスタ、65は画像表示部である。ま
た、(b)で、21a,21b,21cは走査配線、22a,22b,22c,22d
はデータ配線、20は保持容量、23は薄膜トランジスタ(T
FT)、28は画素電極である。ビデオ信号回路61は、テレ
ビ信号を水平シフトレジスタ64に出力する。水平シフト
レジスタ64は、画像表示部65内の各画素に対応して、テ
レビ信号をサンプリングする。垂直シフトレジスタ63
は、画像表示部65内の行選択のタイミングをとる。同期
回路62は、垂直シフトレジスタ63と水平シフトレジスタ
64のタイミングをとる。(b)で表す画像表示部は、走査
配線21a,21b,21cとデータ配線22a,22b,22c,22dの交点
に、TFT23、保持容量20、画素電極28が配される。垂直
シフトレジスタ63は、行選択パルスが走査配線21a,21b,
21cを通じて出力する。この行選択パルスに応じてTFTが
オンオフし、データ配線22a,22b,22c,22dを通じてテレ
ビ信号が画素電極28と保持容量20に書き込まれる。
用いられる薄膜スイッチング素子は、一般的に5インチ
以上の大型パネルには主にアモルファスシリコン(a-S
i)、それ以下の小型パネルには主にポリシリコン(p-Si)
を用いた薄膜トランジスタ(TFT)が用いられる。図11は
アクティブマトリックス型液晶表示装置のブロック図
(a)と画像表示部の拡大図(b)である。(a)で、61はビデ
オ信号回路、62は同期回路、63は垂直シフトレジスタ、
64は水平シフトレジスタ、65は画像表示部である。ま
た、(b)で、21a,21b,21cは走査配線、22a,22b,22c,22d
はデータ配線、20は保持容量、23は薄膜トランジスタ(T
FT)、28は画素電極である。ビデオ信号回路61は、テレ
ビ信号を水平シフトレジスタ64に出力する。水平シフト
レジスタ64は、画像表示部65内の各画素に対応して、テ
レビ信号をサンプリングする。垂直シフトレジスタ63
は、画像表示部65内の行選択のタイミングをとる。同期
回路62は、垂直シフトレジスタ63と水平シフトレジスタ
64のタイミングをとる。(b)で表す画像表示部は、走査
配線21a,21b,21cとデータ配線22a,22b,22c,22dの交点
に、TFT23、保持容量20、画素電極28が配される。垂直
シフトレジスタ63は、行選択パルスが走査配線21a,21b,
21cを通じて出力する。この行選択パルスに応じてTFTが
オンオフし、データ配線22a,22b,22c,22dを通じてテレ
ビ信号が画素電極28と保持容量20に書き込まれる。
【０００４】最近では、TFTとともに垂直シフトレジス
タ63と水平シフトレジスタ64を多結晶Siで作製し、同じ
基板上に画像表示部65と垂直シフトレジスタ63と水平シ
フトレジスタ64を集積化するようになってきている。こ
のなかで、多結晶で作製したTFTは、数μ秒の間に画素
に電荷を書き込む必要があるので、高速性が要求され
る。このため、半導体のキャリア移動度を向上させてTF
Tを高速化が、研究されている。TFTを高速化する技術
は、つぎの２点が代表的である。ひとつは、多結晶のグ
レインを大きくすることと、もうひとつは多結晶の粒界
のトラップを水素で埋めことである。前者をおこなうに
は、例えば、減圧下でシランガスを熱分解して堆積させ
た多結晶Siを600℃程度で長時間アニールする。後者を
おこなうには、例えば、減圧下でシランガスを熱分解し
て堆積させた多結晶Siに、水素を豊富に含むプラズマCV
D法によって堆積させたSiNなど堆積させ、熱処理によっ
て水素を多結晶Siに結合させる。
タ63と水平シフトレジスタ64を多結晶Siで作製し、同じ
基板上に画像表示部65と垂直シフトレジスタ63と水平シ
フトレジスタ64を集積化するようになってきている。こ
のなかで、多結晶で作製したTFTは、数μ秒の間に画素
に電荷を書き込む必要があるので、高速性が要求され
る。このため、半導体のキャリア移動度を向上させてTF
Tを高速化が、研究されている。TFTを高速化する技術
は、つぎの２点が代表的である。ひとつは、多結晶のグ
レインを大きくすることと、もうひとつは多結晶の粒界
のトラップを水素で埋めことである。前者をおこなうに
は、例えば、減圧下でシランガスを熱分解して堆積させ
た多結晶Siを600℃程度で長時間アニールする。後者を
おこなうには、例えば、減圧下でシランガスを熱分解し
て堆積させた多結晶Siに、水素を豊富に含むプラズマCV
D法によって堆積させたSiNなど堆積させ、熱処理によっ
て水素を多結晶Siに結合させる。
【０００５】また、この手法においては、（１）通常素
子の最表面のパッシベーション膜として用いられている
プラズマＳｉＮ膜中の水素をＴＦＴ中に拡散させる手
法、（２）特開平３−２９３７３１号公報及び特開平６
−２０９０１２号公報に見るように非単結晶半導体層
（ＴＦＴ）の上に水素供給層を直接形成し、その上に水
素の外方拡散を防止するためのキャップ層を設け水素化
を効率的に行う手法、が提案されている。
子の最表面のパッシベーション膜として用いられている
プラズマＳｉＮ膜中の水素をＴＦＴ中に拡散させる手
法、（２）特開平３−２９３７３１号公報及び特開平６
−２０９０１２号公報に見るように非単結晶半導体層
（ＴＦＴ）の上に水素供給層を直接形成し、その上に水
素の外方拡散を防止するためのキャップ層を設け水素化
を効率的に行う手法、が提案されている。
【０００６】図12は、画像表示部内の1画素分のTFTの断
面図であり、(a)はゲート電極がチャンネルの上部にあ
るTFTであり、(b)はゲート電極がチャンネルの下側にあ
る逆スタガ型のTFTである。図中、23はTFT、9はチャン
ネル領域、7はゲート絶縁膜、8はゲート電極、10は層間
絶縁膜、11はソース・ドレイン電極、16は画素電極、30
はアクティブマトリックス基板、1はアクティブマトリ
ックス基板の支持基板、31は液晶材料、32は共通電極基
板、35は保護膜、36は共通透明電極、38は共通電極基板
の支持基板である。TFT23がオンすることで、画像信号
が画素16に書き込まれる。ここで、図12は、特開昭60-4
5219号あるいはUSP4,759610号が開示している構造であ
る。特開昭60-45219号あるいはUSP4,759610号は、画素
電極16と遮光層14で保持容量を形成することを開示して
いる。
面図であり、(a)はゲート電極がチャンネルの上部にあ
るTFTであり、(b)はゲート電極がチャンネルの下側にあ
る逆スタガ型のTFTである。図中、23はTFT、9はチャン
ネル領域、7はゲート絶縁膜、8はゲート電極、10は層間
絶縁膜、11はソース・ドレイン電極、16は画素電極、30
はアクティブマトリックス基板、1はアクティブマトリ
ックス基板の支持基板、31は液晶材料、32は共通電極基
板、35は保護膜、36は共通透明電極、38は共通電極基板
の支持基板である。TFT23がオンすることで、画像信号
が画素16に書き込まれる。ここで、図12は、特開昭60-4
5219号あるいはUSP4,759610号が開示している構造であ
る。特開昭60-45219号あるいはUSP4,759610号は、画素
電極16と遮光層14で保持容量を形成することを開示して
いる。
【０００７】
【発明が解決しようとする課題】しかし、従来の半導体
のキャリア移動度を大きくする方法には、以下の問題が
あった。アニールで多結晶Siのグレインを大きくする方
法では、長時間の処理を必要とし、スループットが悪く
なり量産時には必然的にコスト高になってしまう。ま
た、水素を多結晶Siに結合させる方法の中で、（１）の
ようにTFTの水素化をプラズマSiN(p-SiN)膜でおこなう
場合、この膜を半導体素子のパッシベーション膜として
利用するので、最表面、あるいは最表面が画素電極であ
る場合はその電極の下の層に配置する。そのため、p-Si
NとTFTが遠いか、p-SiNとTFTの間に遮光膜を挟むことに
なる。よって、p-SiNから拡散した水素がTFTに到達する
のに高温あるいは長時間の熱処理が必要になるという問
題がある。
のキャリア移動度を大きくする方法には、以下の問題が
あった。アニールで多結晶Siのグレインを大きくする方
法では、長時間の処理を必要とし、スループットが悪く
なり量産時には必然的にコスト高になってしまう。ま
た、水素を多結晶Siに結合させる方法の中で、（１）の
ようにTFTの水素化をプラズマSiN(p-SiN)膜でおこなう
場合、この膜を半導体素子のパッシベーション膜として
利用するので、最表面、あるいは最表面が画素電極であ
る場合はその電極の下の層に配置する。そのため、p-Si
NとTFTが遠いか、p-SiNとTFTの間に遮光膜を挟むことに
なる。よって、p-SiNから拡散した水素がTFTに到達する
のに高温あるいは長時間の熱処理が必要になるという問
題がある。
【０００８】また、逆に（２）の手法においては水素供
給源をＴＦＴに接する形状で構成するため水素化が促進
されやすい反面、前記水素供給源を形成する際ＴＦＴが
直接プラズマにさらされてしまうため少なからずプラズ
マダメージによるゲート絶縁膜の耐圧劣化、ＴＦＴのし
きい値電圧の変動といった不安定要素を排除できない。
従って、高性能なＴＦＴを安定した歩留まりで実現する
ことが難しいという問題がある。
給源をＴＦＴに接する形状で構成するため水素化が促進
されやすい反面、前記水素供給源を形成する際ＴＦＴが
直接プラズマにさらされてしまうため少なからずプラズ
マダメージによるゲート絶縁膜の耐圧劣化、ＴＦＴのし
きい値電圧の変動といった不安定要素を排除できない。
従って、高性能なＴＦＴを安定した歩留まりで実現する
ことが難しいという問題がある。
【０００９】そこで、本発明の目的は、キャリア移動度
が十分大きい半導体装置、その半導体装置をスイッチン
グ素子としたアクティブマトリックス液晶表示装置、お
よびそれらの製造方法を安定した特性で提供することで
ある。
が十分大きい半導体装置、その半導体装置をスイッチン
グ素子としたアクティブマトリックス液晶表示装置、お
よびそれらの製造方法を安定した特性で提供することで
ある。
【００１０】
【課題を解決するための手段】本発明者は、以上の問題
を解決するために鋭意努力した結果以下の発明を得た。
すなわち、本発明の半導体装置は、半導体領域の上部に
前記半導体領域と離れて水素供給層を設け、前記水素供
給層の上部に前記水素供給層に接し、高融点金属または
その化合物からなる水素拡散抑止層を設けたことを特徴
とする。ここで、半導体領域は薄膜トランジスタのソー
ス・ドレイン・チャンネル領域であるのが望ましい。ま
た、半導体領域は多結晶SiやアモルファスSiからなるの
が望ましい。水素拡散抑止層は、少なくとも前記半導体
領域全体の上部にあるのが望ましい。水素供給層はSiN
あるいはアモルファスSiからなることが望ましい。高融
点金属は、Ti、Ta、Wのいずれかであるのが望ましい。
高融点金属の化合物は、TiN、TaNのいずれかであるのが
望ましい。水素供給層と前記水素拡散抑止層が同一形状
であってもいい。
を解決するために鋭意努力した結果以下の発明を得た。
すなわち、本発明の半導体装置は、半導体領域の上部に
前記半導体領域と離れて水素供給層を設け、前記水素供
給層の上部に前記水素供給層に接し、高融点金属または
その化合物からなる水素拡散抑止層を設けたことを特徴
とする。ここで、半導体領域は薄膜トランジスタのソー
ス・ドレイン・チャンネル領域であるのが望ましい。ま
た、半導体領域は多結晶SiやアモルファスSiからなるの
が望ましい。水素拡散抑止層は、少なくとも前記半導体
領域全体の上部にあるのが望ましい。水素供給層はSiN
あるいはアモルファスSiからなることが望ましい。高融
点金属は、Ti、Ta、Wのいずれかであるのが望ましい。
高融点金属の化合物は、TiN、TaNのいずれかであるのが
望ましい。水素供給層と前記水素拡散抑止層が同一形状
であってもいい。
【００１１】また、本発明の表示装置は、水素拡散抑止
層の上部に絶縁層を介して画素電極があり、前記水素拡
散抑止層が遮光層である本発明の半導体装置を用いたア
クティブマトリックス基板と、前記アクティブマトリッ
クス基板に対向する対向基板と、前記アクティブマトリ
ックス基板と前記対向基板で挟持した液晶材料を有する
ことを特徴とする。このとき、画素電極は、前記半導体
装置によってスイッチされる。また、水素拡散抑止層
は、導電性で電位固定されているのが望ましい。半導体
領域は、前記アクティブマトリックス基板上の複数のデ
ータ配線と走査配線の交点にあるのが望ましい。絶縁層
がSiNからなるのが望ましい。アクティブマトリックス
基板はガラス基板、石英基板あるいは単結晶Si基板を下
地にしているのが望ましい。下地基板が単結晶Si基板な
ら、単結晶Si基板は画像表示部の下部が除去され、光透
過型にしてもいい。アクティブマトリックス基板は、画
像表示部の周囲に設けた駆動回路を有してもいい。表示
装置は、画素電極が透明であり、入射光を透過させて画
像表示をおこなうものであってもいいし、画素電極が光
を反射し、入射光を反射させて画像表示をおこなうもの
であってもいい。拡大光学系を用いて、投射して画像表
示をおこなってもいいし、眼鏡に組み込んでもいい。
層の上部に絶縁層を介して画素電極があり、前記水素拡
散抑止層が遮光層である本発明の半導体装置を用いたア
クティブマトリックス基板と、前記アクティブマトリッ
クス基板に対向する対向基板と、前記アクティブマトリ
ックス基板と前記対向基板で挟持した液晶材料を有する
ことを特徴とする。このとき、画素電極は、前記半導体
装置によってスイッチされる。また、水素拡散抑止層
は、導電性で電位固定されているのが望ましい。半導体
領域は、前記アクティブマトリックス基板上の複数のデ
ータ配線と走査配線の交点にあるのが望ましい。絶縁層
がSiNからなるのが望ましい。アクティブマトリックス
基板はガラス基板、石英基板あるいは単結晶Si基板を下
地にしているのが望ましい。下地基板が単結晶Si基板な
ら、単結晶Si基板は画像表示部の下部が除去され、光透
過型にしてもいい。アクティブマトリックス基板は、画
像表示部の周囲に設けた駆動回路を有してもいい。表示
装置は、画素電極が透明であり、入射光を透過させて画
像表示をおこなうものであってもいいし、画素電極が光
を反射し、入射光を反射させて画像表示をおこなうもの
であってもいい。拡大光学系を用いて、投射して画像表
示をおこなってもいいし、眼鏡に組み込んでもいい。
【００１２】また、本発明の表示装置は、複数のデータ
配線と複数の走査配線の交点に画素トランジスタと画素
電極を備えるアクティブマトリックス基板と、前記アク
ティブマトリックス基板に対向し共通電極を備える共通
電極基板と、前記アクティブマトリックス基板と前記共
通電極基板に挟持された液晶材料とを有する表示装置に
おいて、前記アクティブマトリックス基板は、前記画素
トランジスタの上部に水素供給層、前記水素供給層の上
部に遮光層、前記遮光層の上部に絶縁膜を介して前記画
素電極を有することを特徴とする。
配線と複数の走査配線の交点に画素トランジスタと画素
電極を備えるアクティブマトリックス基板と、前記アク
ティブマトリックス基板に対向し共通電極を備える共通
電極基板と、前記アクティブマトリックス基板と前記共
通電極基板に挟持された液晶材料とを有する表示装置に
おいて、前記アクティブマトリックス基板は、前記画素
トランジスタの上部に水素供給層、前記水素供給層の上
部に遮光層、前記遮光層の上部に絶縁膜を介して前記画
素電極を有することを特徴とする。
【００１３】さらに、本発明は、半導体装置と表示装置
の製造方法をも包含する。すなわち、本発明の半導体装
置の製造方法は、本発明の半導体装置の水素供給層を、
プラズマCVDによって形成することを特徴とする。ま
た、本発明の表示装置の製造方法は、本発明の表示装置
の水素供給層を、プラズマCVDによって形成することを
特徴とする。
の製造方法をも包含する。すなわち、本発明の半導体装
置の製造方法は、本発明の半導体装置の水素供給層を、
プラズマCVDによって形成することを特徴とする。ま
た、本発明の表示装置の製造方法は、本発明の表示装置
の水素供給層を、プラズマCVDによって形成することを
特徴とする。
【００１４】
【発明の実施の形態】以下に本発明の半導体装置を、ア
クティブマトリックス液晶表示装置のTFTで代表させて
説明する。しかし、本発明の半導体装置は、TFTに限ら
れず、ダイオードスイッチや、走査回路などの一般の半
導体回路に適用できる。また、半導体領域は、水素化す
ると顕著な効果がある多結晶Siであることが望ましい
が、アモルファスSiや単結晶Siに適用することもでき
る。また本発明を適用した液晶パネルは、家庭用テレビ
はもちろん、プロジェクタ、ヘッドマウントディスプレ
イ、3次元映像ゲーム機器、ラップトップコンピュー
タ、電子手帳、テレビ会議システム、カーナビゲーショ
ン、飛行機のパネルなどの表示装置として有効である。
クティブマトリックス液晶表示装置のTFTで代表させて
説明する。しかし、本発明の半導体装置は、TFTに限ら
れず、ダイオードスイッチや、走査回路などの一般の半
導体回路に適用できる。また、半導体領域は、水素化す
ると顕著な効果がある多結晶Siであることが望ましい
が、アモルファスSiや単結晶Siに適用することもでき
る。また本発明を適用した液晶パネルは、家庭用テレビ
はもちろん、プロジェクタ、ヘッドマウントディスプレ
イ、3次元映像ゲーム機器、ラップトップコンピュー
タ、電子手帳、テレビ会議システム、カーナビゲーショ
ン、飛行機のパネルなどの表示装置として有効である。
【００１５】本発明の半導体装置を液晶表示装置のデュ
アルゲートのpチャンネル薄膜トランジスタ(TFT)に代表
させて説明する。図1は、液晶表示装置の画像表示部の
画素をスイッチする薄膜トランジスタを含むアクティブ
マトリックス基板の断面図である。図中、1は基板、2,
3,4はシリコン酸化膜(SiO)あるいはシリコン窒化膜(Si
N)、5はTFTの高濃度ソース・ドレイン、6は低濃度ソー
ス・ドレインである。7はゲート絶縁膜、8はゲート電
極、9はTFTのチャンネル、10,12,15は層間絶縁膜、11は
ソース・ドレイン電極、13は水素供給層、14は遮光膜、
16画素電極、17は画素表示部分である。走査配線は、ゲ
ート電極8と接続されており、走査配線に行選択信号が
入ることにより、TFTがオンし、データ配線からチャン
ネル9を介して、画素電極16に信号が送り込まれる。本
発明でいう半導体層は高濃度ソース・ドレイン5、低濃
度ソース・ドレイン6、およびチャンネル9である。
アルゲートのpチャンネル薄膜トランジスタ(TFT)に代表
させて説明する。図1は、液晶表示装置の画像表示部の
画素をスイッチする薄膜トランジスタを含むアクティブ
マトリックス基板の断面図である。図中、1は基板、2,
3,4はシリコン酸化膜(SiO)あるいはシリコン窒化膜(Si
N)、5はTFTの高濃度ソース・ドレイン、6は低濃度ソー
ス・ドレインである。7はゲート絶縁膜、8はゲート電
極、9はTFTのチャンネル、10,12,15は層間絶縁膜、11は
ソース・ドレイン電極、13は水素供給層、14は遮光膜、
16画素電極、17は画素表示部分である。走査配線は、ゲ
ート電極8と接続されており、走査配線に行選択信号が
入ることにより、TFTがオンし、データ配線からチャン
ネル9を介して、画素電極16に信号が送り込まれる。本
発明でいう半導体層は高濃度ソース・ドレイン5、低濃
度ソース・ドレイン6、およびチャンネル9である。
【００１６】高濃度ソース・ドレイン5、低濃度ソース
・ドレイン6はp型にドープされており、チャンネル9はn
型である。低濃度ソース・ドレイン6は電界を緩和する
ためにある。ゲート絶縁膜7はSiO2膜などで構成し、ゲ
ート電極8はn型にドープされた多結晶Siなどで構成す
る。ゲート電極8が２つありデュアルゲート構造になっ
ているのは 冗長ゲート構造にして歩留りを向上させる
ためである。基板1は、半導体基板、石英基板、ガラス
基板などを用いる。層間絶縁膜10はBPSG(Boron Phosphi
ne doped Silicated Glass)などで、層間絶縁膜12はプ
ラズマCVDなどを用いSiO，SiO2で、層間絶縁膜15はプラ
ズマCVDなどを用いSiO,SiNなどで構成する。ソース・ド
レイン電極11はAlなどで、画素電極16は、液晶表示装置
が透過型ならITOなどで、反射型ならAlなどで構成す
る。遮光膜14と画素電極16を電極、層間絶縁膜15を誘電
体として蓄積容量を形成することもできる。水素拡散抑
止層となる遮光膜14はAl,Ti,Ta,TiN,TaN,Wなどの金属膜
などで構成する。しかし、Alに比べTi,W,Taなどの高融
点金属や、TiN,TaNなどの高融点金属化合物を用いた方
が、ヒロックが発生しにくく、層間絶縁膜15を薄くする
ことができ、大きな蓄積容量を形成することができる。
・ドレイン6はp型にドープされており、チャンネル9はn
型である。低濃度ソース・ドレイン6は電界を緩和する
ためにある。ゲート絶縁膜7はSiO2膜などで構成し、ゲ
ート電極8はn型にドープされた多結晶Siなどで構成す
る。ゲート電極8が２つありデュアルゲート構造になっ
ているのは 冗長ゲート構造にして歩留りを向上させる
ためである。基板1は、半導体基板、石英基板、ガラス
基板などを用いる。層間絶縁膜10はBPSG(Boron Phosphi
ne doped Silicated Glass)などで、層間絶縁膜12はプ
ラズマCVDなどを用いSiO，SiO2で、層間絶縁膜15はプラ
ズマCVDなどを用いSiO,SiNなどで構成する。ソース・ド
レイン電極11はAlなどで、画素電極16は、液晶表示装置
が透過型ならITOなどで、反射型ならAlなどで構成す
る。遮光膜14と画素電極16を電極、層間絶縁膜15を誘電
体として蓄積容量を形成することもできる。水素拡散抑
止層となる遮光膜14はAl,Ti,Ta,TiN,TaN,Wなどの金属膜
などで構成する。しかし、Alに比べTi,W,Taなどの高融
点金属や、TiN,TaNなどの高融点金属化合物を用いた方
が、ヒロックが発生しにくく、層間絶縁膜15を薄くする
ことができ、大きな蓄積容量を形成することができる。
【００１７】そして、水素供給層13は、プラズマCVD法
により形成したSiN膜や、アモルファスSiで構成する。
本発明の特徴は、水素供給層13が、ソース・ドレイン5,
6やチャンネル9といった半導体層と、遮光膜14のような
水素拡散抑止層との間に位置し、かつ前記半導体層と接
していないことにある。このため、水素供給層13からの
水素が外方拡散するのを抑制することができ、TFTの水
素化を効率的におこなうことができる。また、ＴＦＴが
プラズマダメージを直接受けることがないため、安定し
た特性のＴＦＴを高歩留まりで実現できる。
により形成したSiN膜や、アモルファスSiで構成する。
本発明の特徴は、水素供給層13が、ソース・ドレイン5,
6やチャンネル9といった半導体層と、遮光膜14のような
水素拡散抑止層との間に位置し、かつ前記半導体層と接
していないことにある。このため、水素供給層13からの
水素が外方拡散するのを抑制することができ、TFTの水
素化を効率的におこなうことができる。また、ＴＦＴが
プラズマダメージを直接受けることがないため、安定し
た特性のＴＦＴを高歩留まりで実現できる。
【００１８】また、層間絶縁膜13，15を共にプラズマCV
Dを使って、SiNで形成した場合、両者が同質の膜で形成
されるので、クラックなどの不良の発生が低減し歩留ま
り、向上の効果がある。また画素電極16とドレイン電極
11を接続するスルーホール部分から、水素化が促進され
るので、TFTの特性向上の効果がある。
Dを使って、SiNで形成した場合、両者が同質の膜で形成
されるので、クラックなどの不良の発生が低減し歩留ま
り、向上の効果がある。また画素電極16とドレイン電極
11を接続するスルーホール部分から、水素化が促進され
るので、TFTの特性向上の効果がある。
【００１９】つぎに、図1のようなデュアルゲート薄膜
トランジスタの製造方法を説明する。まず、表面を酸化
した基板1上に1m〜760Torrの減圧化でシランガス、アン
モニアガスを反応させSiN膜3を100〜400nmの厚みで堆積
させる。つぎに、SiN膜3の表面を10〜50nm酸化し、酸化
窒化膜4を形成する。これは、例えば1000℃でpyro酸化
を400分間おこなえばよい。つぎに、0.1〜1.0Torrの圧
力下で550〜700℃で窒素で希釈したシランガスを熱分解
し、多結晶Si膜を50〜200nmの厚みで堆積させた後、例
えばB+イオン注入を1×1012cm-2のドーズ量でおこな
い、1000℃で15minアニールをおこない、引き続きパタ
ーニングをおこないTFT領域(5,6,9)を形成する。なお、
多結晶Siの厚さは薄いほどTFTのリーク電流が抑制され
望ましい。望ましい多結晶Siの厚さは、10〜60nmであ
る。つぎに、1150℃でゲート絶縁膜7となる熱酸化膜を8
0nmの厚みで形成すると、多結晶Siの膜厚は80nmとな
る。他のゲート絶縁膜7の形成方法として、酸化膜を形
成したあと窒化酸化を連続しておこなうONO(SiO2-SiN-S
iO2)膜を使用する方法がある。これらの、いずれの場合
においても、ＴＦＴのチャネル部の層をプラズマにさら
さないことが重要である。ゲート絶縁膜7を形成したあ
と、ゲート電極8をなる多結晶Siを100〜500nmの厚みで
堆積させ、高濃度にドーピングしたあと、パターニング
をおこない、ゲート電極8を形成する。つぎにこのゲー
ト電極をマスクとして、自己整合的にPを例えば5×1013
cm-2のドーズ量でイオン注入し、TFTの電界緩和層とな
る低濃度のソース・ドレイン領域6を形成する。さらに
パターニングをおこない、例えばPを5×1015cm-2イオン
注入することにより高濃度のソース・ドレイン領域5を
形成する。
トランジスタの製造方法を説明する。まず、表面を酸化
した基板1上に1m〜760Torrの減圧化でシランガス、アン
モニアガスを反応させSiN膜3を100〜400nmの厚みで堆積
させる。つぎに、SiN膜3の表面を10〜50nm酸化し、酸化
窒化膜4を形成する。これは、例えば1000℃でpyro酸化
を400分間おこなえばよい。つぎに、0.1〜1.0Torrの圧
力下で550〜700℃で窒素で希釈したシランガスを熱分解
し、多結晶Si膜を50〜200nmの厚みで堆積させた後、例
えばB+イオン注入を1×1012cm-2のドーズ量でおこな
い、1000℃で15minアニールをおこない、引き続きパタ
ーニングをおこないTFT領域(5,6,9)を形成する。なお、
多結晶Siの厚さは薄いほどTFTのリーク電流が抑制され
望ましい。望ましい多結晶Siの厚さは、10〜60nmであ
る。つぎに、1150℃でゲート絶縁膜7となる熱酸化膜を8
0nmの厚みで形成すると、多結晶Siの膜厚は80nmとな
る。他のゲート絶縁膜7の形成方法として、酸化膜を形
成したあと窒化酸化を連続しておこなうONO(SiO2-SiN-S
iO2)膜を使用する方法がある。これらの、いずれの場合
においても、ＴＦＴのチャネル部の層をプラズマにさら
さないことが重要である。ゲート絶縁膜7を形成したあ
と、ゲート電極8をなる多結晶Siを100〜500nmの厚みで
堆積させ、高濃度にドーピングしたあと、パターニング
をおこない、ゲート電極8を形成する。つぎにこのゲー
ト電極をマスクとして、自己整合的にPを例えば5×1013
cm-2のドーズ量でイオン注入し、TFTの電界緩和層とな
る低濃度のソース・ドレイン領域6を形成する。さらに
パターニングをおこない、例えばPを5×1015cm-2イオン
注入することにより高濃度のソース・ドレイン領域5を
形成する。
【００２０】ついで、例えば、TEOS-CVD(テトラエトキシラン-CV
D)法によりBPSG膜を700nm堆積後1000℃で10分間熱処理
をおこないリフローをし、層間絶縁膜10を形成する。つ
ぎにコンタクトホールを開口し、例えばAl-Si(1%)など
の金属膜を例えばスパッタリング法により堆積し、パタ
ーニングすることにより、ソース・ドレイン電極11を形
成する。なお、金属材料としたは、Ti/TiN/Al/TiNなど
の複合膜を用いてもいいし、Ti,W,Ta,Moなどの高融点金
属あるいはそれらのシリサイド膜を用いてもいい。つぎ
に、層間絶縁膜12を例えばプラズマCVD法を用い例えば1
000nmの膜厚でSiO膜で形成する。ひきつづき、TFTを水
素化するための水素供給層13を、例えば、プラズマCVD
法でプラズマ窒化膜を270nm形成する。このプラズマ窒
化膜の膜厚は、1400〜4100nmが望ましい。つぎに、水素
拡散抑止層となる遮光層14を例えばスパッタリング法で
Tiを20nmの膜厚で堆積させたあと、パターニングして形
成する。この水素拡散抑止層の膜厚は、10〜30nmが望ま
しい。その後、層間絶縁膜15を例えばプラズマCVD法で
プラズマ窒化膜を例えば270nmの膜厚で形成する。なお
この層間絶縁膜15はプラズマ窒化膜で形成してもいい。
つぎに、ソース・ドレイン電極へのスルーホールをパタ
ーニングにより開口し、画素電極16を例えばスパッタリ
ング法によりITOを用いて堆積させパターニングをおこ
なうことにより形成できる。
D)法によりBPSG膜を700nm堆積後1000℃で10分間熱処理
をおこないリフローをし、層間絶縁膜10を形成する。つ
ぎにコンタクトホールを開口し、例えばAl-Si(1%)など
の金属膜を例えばスパッタリング法により堆積し、パタ
ーニングすることにより、ソース・ドレイン電極11を形
成する。なお、金属材料としたは、Ti/TiN/Al/TiNなど
の複合膜を用いてもいいし、Ti,W,Ta,Moなどの高融点金
属あるいはそれらのシリサイド膜を用いてもいい。つぎ
に、層間絶縁膜12を例えばプラズマCVD法を用い例えば1
000nmの膜厚でSiO膜で形成する。ひきつづき、TFTを水
素化するための水素供給層13を、例えば、プラズマCVD
法でプラズマ窒化膜を270nm形成する。このプラズマ窒
化膜の膜厚は、1400〜4100nmが望ましい。つぎに、水素
拡散抑止層となる遮光層14を例えばスパッタリング法で
Tiを20nmの膜厚で堆積させたあと、パターニングして形
成する。この水素拡散抑止層の膜厚は、10〜30nmが望ま
しい。その後、層間絶縁膜15を例えばプラズマCVD法で
プラズマ窒化膜を例えば270nmの膜厚で形成する。なお
この層間絶縁膜15はプラズマ窒化膜で形成してもいい。
つぎに、ソース・ドレイン電極へのスルーホールをパタ
ーニングにより開口し、画素電極16を例えばスパッタリ
ング法によりITOを用いて堆積させパターニングをおこ
なうことにより形成できる。
【００２１】また、図1のような液晶表示装置の場合、T
FTの直上の遮光膜14と画素電極16とその間の層間絶縁膜
15を使って、保持容量を形成している。このようにTFT
の直上に保持容量を形成することによって、液晶表示装
置が透過型のとき、画素表示部17の面積を大きくするこ
とができ、ひいては、開口率が大きく明るい液晶表示装
置を得ることができる。この点で従来の技術で示した図
12の液晶表示装置は、TFTの側部に保持容量があるので
開口率を上げることができない。
FTの直上の遮光膜14と画素電極16とその間の層間絶縁膜
15を使って、保持容量を形成している。このようにTFT
の直上に保持容量を形成することによって、液晶表示装
置が透過型のとき、画素表示部17の面積を大きくするこ
とができ、ひいては、開口率が大きく明るい液晶表示装
置を得ることができる。この点で従来の技術で示した図
12の液晶表示装置は、TFTの側部に保持容量があるので
開口率を上げることができない。
【００２２】本発明では、水素供給層と水素拡散抑止層
とを同じパターン形状にすることによって、マスク工程
を節約したり、水素供給層を導電物質で形成して、画素
電極と遮光層で良好な保持容量を形成をすることができ
る。図2は、水素供給層と水素拡散抑止層とを同じパタ
ーンによって形成したアクティブマトリックス基板の断
面図である。このような構造にすれば、水素供給層13と
画素電極16が接しにくくなるので、水素供給層13に水素
を含有するアモルファスSiなどを使用することができ
る。
とを同じパターン形状にすることによって、マスク工程
を節約したり、水素供給層を導電物質で形成して、画素
電極と遮光層で良好な保持容量を形成をすることができ
る。図2は、水素供給層と水素拡散抑止層とを同じパタ
ーンによって形成したアクティブマトリックス基板の断
面図である。このような構造にすれば、水素供給層13と
画素電極16が接しにくくなるので、水素供給層13に水素
を含有するアモルファスSiなどを使用することができ
る。
【００２３】図2のような構造を製造するには、例えば
プラズマCVD法によって水素供給層となる水素を含有す
るアモルファスSi層を堆積させて、つぎに水素拡散抑止
層となる高融点金属層をスッパタリング法などで堆積さ
せて、アモルファスSi層と高融点金属層を同じマスクに
よってパターニングする。すると、図2のように、水素
供給層13と水素拡散抑止層14が同じ形状をした構造がで
きる。
プラズマCVD法によって水素供給層となる水素を含有す
るアモルファスSi層を堆積させて、つぎに水素拡散抑止
層となる高融点金属層をスッパタリング法などで堆積さ
せて、アモルファスSi層と高融点金属層を同じマスクに
よってパターニングする。すると、図2のように、水素
供給層13と水素拡散抑止層14が同じ形状をした構造がで
きる。
【００２４】
(実施例1)実施例1は、透過型の液晶表示装置を作製する
例である。図3は、本例の1画素の模式図である。図中、
21は走査配線、22はデータ配線、23はTFT、24,25はコン
タクトホール、26は金属電極、27はスルーホール、28は
画素電極、29は遮光膜の開口部である。画素電極28は20
μm角以下で、隣接する2本の走査配線21a,21bと、2本の
データ配線22a,22bに囲まれている。多結晶Si膜で形成
されたTFT23のソースはコンタクトホール24により、デ
ータ配線22aと接続され、2枚のゲートを介してドレイン
に信号電荷を書き込む。TFT23のドレインはコンタクト2
5で画素電極26を結ばれ、この金属電極26はスルーホー
ル27を介して透明な画素電極28と結ばれている。開口部
29はTFTに光が当たらないようにする。
例である。図3は、本例の1画素の模式図である。図中、
21は走査配線、22はデータ配線、23はTFT、24,25はコン
タクトホール、26は金属電極、27はスルーホール、28は
画素電極、29は遮光膜の開口部である。画素電極28は20
μm角以下で、隣接する2本の走査配線21a,21bと、2本の
データ配線22a,22bに囲まれている。多結晶Si膜で形成
されたTFT23のソースはコンタクトホール24により、デ
ータ配線22aと接続され、2枚のゲートを介してドレイン
に信号電荷を書き込む。TFT23のドレインはコンタクト2
5で画素電極26を結ばれ、この金属電極26はスルーホー
ル27を介して透明な画素電極28と結ばれている。開口部
29はTFTに光が当たらないようにする。
【００２５】図4は、図3のAA'線に沿った断面図であ
る。30はアクティブマトリックス基板、31は液晶材料、
32は共通電極基板、33,34は配向膜、35は保護膜、36は
共通透明電極、37はカラーフィルタ、38は支持基板、39
はブラックマトリックスである。アクティブマトリック
ス基板30は、図1を用いて説明した基板に液晶材料31の
配向のためにポリイミドなどの配向膜33をつけている。
支持基板1には透明な石英基板やガラス基板を用いる。
共通電極基板32側では、顔料を用いたカラーフィルタ37
やCrを用いたブラックマトリックス39などを設ける。
る。30はアクティブマトリックス基板、31は液晶材料、
32は共通電極基板、33,34は配向膜、35は保護膜、36は
共通透明電極、37はカラーフィルタ、38は支持基板、39
はブラックマトリックスである。アクティブマトリック
ス基板30は、図1を用いて説明した基板に液晶材料31の
配向のためにポリイミドなどの配向膜33をつけている。
支持基板1には透明な石英基板やガラス基板を用いる。
共通電極基板32側では、顔料を用いたカラーフィルタ37
やCrを用いたブラックマトリックス39などを設ける。
【００２６】本例の液晶表示装置は、TFTのソース・ド
レイン間のリーク電流が小さい。このため画素電極の電
荷の保持時間が長く、コントラスト比のすぐれた表示装
置が得られる。また、白点、黒点などの欠陥も少なく、
製造の際には歩留まりを著しく向上させることができ
る。
レイン間のリーク電流が小さい。このため画素電極の電
荷の保持時間が長く、コントラスト比のすぐれた表示装
置が得られる。また、白点、黒点などの欠陥も少なく、
製造の際には歩留まりを著しく向上させることができ
る。
【００２７】(実施例2)実施例2も、実施例1と同じ透過
型の液晶表示装置の例である。本例では、支持基板に単
結晶Si基板を使用し、画像表示部の下部のみ単結晶Si基
板をくり抜いて透明化している。また、データ配線や走
査配線に信号を出力する駆動回路を、画像表示部の周囲
の単結晶Si基板に形成している。図5は本例のアクティ
ブマトリックス基板の断面図である。41は周辺駆動回路
部、42は画像表示部、51はSi基板、59は素子分離のため
の厚い酸化膜、53aはnMOSFETの低濃度ソース・ドレイ
ン、53bはnMOSFETの高濃度ソース・ドレイン、54はnMOS
FETのpウェル、55はゲート酸化膜、56は多結晶Siゲート
電極、57aはpMOSFETの低濃度ソース・ドレイン、57bはp
MOSFETの高濃度ソース・ドレイン、58はソース・ドレイ
ン電極である。また、43は裏面の酸化膜、44はエッチン
グ端、52は厚い酸化膜である。TFTは、図4を使って説明
した実施例1と同じ構造である。本例では、透過型の液
晶表示装置とするために、画像表示部42のSi基板51をエ
ッチングして除去している。つまり、厚い酸化膜52の下
方部分がエッチングによって除去された部分である。エ
ッチング端44は、表示領域の大きさを決めている。
型の液晶表示装置の例である。本例では、支持基板に単
結晶Si基板を使用し、画像表示部の下部のみ単結晶Si基
板をくり抜いて透明化している。また、データ配線や走
査配線に信号を出力する駆動回路を、画像表示部の周囲
の単結晶Si基板に形成している。図5は本例のアクティ
ブマトリックス基板の断面図である。41は周辺駆動回路
部、42は画像表示部、51はSi基板、59は素子分離のため
の厚い酸化膜、53aはnMOSFETの低濃度ソース・ドレイ
ン、53bはnMOSFETの高濃度ソース・ドレイン、54はnMOS
FETのpウェル、55はゲート酸化膜、56は多結晶Siゲート
電極、57aはpMOSFETの低濃度ソース・ドレイン、57bはp
MOSFETの高濃度ソース・ドレイン、58はソース・ドレイ
ン電極である。また、43は裏面の酸化膜、44はエッチン
グ端、52は厚い酸化膜である。TFTは、図4を使って説明
した実施例1と同じ構造である。本例では、透過型の液
晶表示装置とするために、画像表示部42のSi基板51をエ
ッチングして除去している。つまり、厚い酸化膜52の下
方部分がエッチングによって除去された部分である。エ
ッチング端44は、表示領域の大きさを決めている。
【００２８】図6(a)は、図7で説明したアクティブマト
リックス基板を液晶表示装置として実装したときの断面
図である。46はスペーサであり、液晶材料31の光学特性
を考慮して設計した両基板間の厚みを維持する維持する
ためにある。画素間および周辺駆動回路は、Crなどのブ
ラックマトリックス39で遮光する。液晶材料31は、主に
ツイストネマチック(TN)液晶を使うが、スーパーツイス
トネマチック(STN)液晶や強誘電性液晶(FLC)や高分子分
散型液晶(PDLC;Polymer-Duffused Liquid Crystal)を用
いることができる。TN、STN、FLCを用いる場合は、両基
板に直交ニコルの関係の偏光板を設ける必要がある。表
示に必要なバックライトは図の上から照射しても下から
照射してもいい。ただし、遮光性を十分確保するために
は、この構造では上から照射する方が有利である。
リックス基板を液晶表示装置として実装したときの断面
図である。46はスペーサであり、液晶材料31の光学特性
を考慮して設計した両基板間の厚みを維持する維持する
ためにある。画素間および周辺駆動回路は、Crなどのブ
ラックマトリックス39で遮光する。液晶材料31は、主に
ツイストネマチック(TN)液晶を使うが、スーパーツイス
トネマチック(STN)液晶や強誘電性液晶(FLC)や高分子分
散型液晶(PDLC;Polymer-Duffused Liquid Crystal)を用
いることができる。TN、STN、FLCを用いる場合は、両基
板に直交ニコルの関係の偏光板を設ける必要がある。表
示に必要なバックライトは図の上から照射しても下から
照射してもいい。ただし、遮光性を十分確保するために
は、この構造では上から照射する方が有利である。
【００２９】また、表示パネルの特性を高めるために、
膜構成に以下のような工夫がしてある。図6(b)は、膜構
成の光学特性を高める工夫を説明するための図である。
61,62,63,64は、屈折率が異なる膜であり、それぞれの
界面で反射が生じる。この反射は各膜の屈折率n1,n2,n3
と膜厚d1,d2,d3を適正に選ぶことで最小限に抑えられる
ことが知られている。その条件として、n1・d1=N1・λ/2
(ただし、N1は自然数)が適切でることがわかった。各層
は独立に厚さを決めることができれば、同様にn2・d2=N2
・λ/2、n3・d3=N3・λ/2(N2,N3は自然数)とするばいい。
λは、例えば人間の目の比視感度が最も高い波長550nm
光を選ぶといい。本例で用いた減圧CVD法やプラズマCVD
法によるSiNは共にn=2.0であるので、λ=550(nm)とし、
前述の式より、d=N・550/(2・2.0)=137.5・n(nm)となる。
本例では、減圧CVDによるSiN膜はN=3とした412.5(nm)に
近い400(nm)、プラズマCVD法によるSiNはN=2とした275
(nm)に近い270(nm)と設定している。計算値からの誤差
が10%あっても十分効果がある。
膜構成に以下のような工夫がしてある。図6(b)は、膜構
成の光学特性を高める工夫を説明するための図である。
61,62,63,64は、屈折率が異なる膜であり、それぞれの
界面で反射が生じる。この反射は各膜の屈折率n1,n2,n3
と膜厚d1,d2,d3を適正に選ぶことで最小限に抑えられる
ことが知られている。その条件として、n1・d1=N1・λ/2
(ただし、N1は自然数)が適切でることがわかった。各層
は独立に厚さを決めることができれば、同様にn2・d2=N2
・λ/2、n3・d3=N3・λ/2(N2,N3は自然数)とするばいい。
λは、例えば人間の目の比視感度が最も高い波長550nm
光を選ぶといい。本例で用いた減圧CVD法やプラズマCVD
法によるSiNは共にn=2.0であるので、λ=550(nm)とし、
前述の式より、d=N・550/(2・2.0)=137.5・n(nm)となる。
本例では、減圧CVDによるSiN膜はN=3とした412.5(nm)に
近い400(nm)、プラズマCVD法によるSiNはN=2とした275
(nm)に近い270(nm)と設定している。計算値からの誤差
が10%あっても十分効果がある。
【００３０】さらに、本例の表示パネルは、メンブレン
と呼ばれるTFT下部の膜の張りを最適化するために圧縮
性の応力をもつ膜と、引っ張り応力をもつ膜でバランス
をとっている。本例で圧縮性応力の寄与のもっとも大き
いのはLOCOS酸化膜52であり、例えば、800(nm)のとき5
インチウェハで45(μm)のそりを生じる。一方、引っ張
り応力の最も大きいのは熱CVD法によるSiN膜で400(nm)
のとき、60(μm)である。他の膜のそりの合計は圧縮性
で約15(μm)の大きさなのでそりの総和をほぼ0(μm)に
している。Si除去工程の際のLOCOS酸化膜52の膜減りを
考慮すると、最終的に若干の引っ張り応力が残留するの
でメンブレンを高信頼で張らせるのに最適になる。
と呼ばれるTFT下部の膜の張りを最適化するために圧縮
性の応力をもつ膜と、引っ張り応力をもつ膜でバランス
をとっている。本例で圧縮性応力の寄与のもっとも大き
いのはLOCOS酸化膜52であり、例えば、800(nm)のとき5
インチウェハで45(μm)のそりを生じる。一方、引っ張
り応力の最も大きいのは熱CVD法によるSiN膜で400(nm)
のとき、60(μm)である。他の膜のそりの合計は圧縮性
で約15(μm)の大きさなのでそりの総和をほぼ0(μm)に
している。Si除去工程の際のLOCOS酸化膜52の膜減りを
考慮すると、最終的に若干の引っ張り応力が残留するの
でメンブレンを高信頼で張らせるのに最適になる。
【００３１】本例は、従来にない高階調、高コントラス
トを有する液晶表示装置が得られる。特に駆動回路を高
品質の単結晶Si基板上に作製しているので表示装置の小
型化ができる。さらに、光の反射が少ないため透過率が
高く、メンブレンの張りが最適なので歩留まりも向上す
る。
トを有する液晶表示装置が得られる。特に駆動回路を高
品質の単結晶Si基板上に作製しているので表示装置の小
型化ができる。さらに、光の反射が少ないため透過率が
高く、メンブレンの張りが最適なので歩留まりも向上す
る。
【００３２】(実施例3)実施例3は、主にプロジェクタに
使う反射型の液晶パネルの例である。図7は、本例のア
クティブマトリックス基板の断面図である。実施例2と
ほぼ同じ基板であるが、パネルの上から光を入射する反
射型なのでエッチングによるくり抜き部が存在せず、透
明電極16の代わりに反射電極71を設けている。反射電極
には、Alなどの反射率の大きい材料を用いている。ま
た、さらに大きい反射率を得るためには、厚く反射電極
を堆積させて、CMP(Chemical Mehanical Polish)をおこ
なってもいい。他の構造は、図5と同じなので説明を省
略する。図8は、図７で説明したアクティブマトリック
ス基板を用いて、反射型の液晶表示装置を実装した断面
図である。ここで、81は偏光子である。実施例2の図6
(a)の断面と違うのは、この構造をRGB別に3枚作製する
ので、パネルにカラーフィルタが存在しないこと、共通
電極基板32にブラックマトリックスを設けないことなど
である。他の構造は、図6(a)と同じなので説明を省略す
る。
使う反射型の液晶パネルの例である。図7は、本例のア
クティブマトリックス基板の断面図である。実施例2と
ほぼ同じ基板であるが、パネルの上から光を入射する反
射型なのでエッチングによるくり抜き部が存在せず、透
明電極16の代わりに反射電極71を設けている。反射電極
には、Alなどの反射率の大きい材料を用いている。ま
た、さらに大きい反射率を得るためには、厚く反射電極
を堆積させて、CMP(Chemical Mehanical Polish)をおこ
なってもいい。他の構造は、図5と同じなので説明を省
略する。図8は、図７で説明したアクティブマトリック
ス基板を用いて、反射型の液晶表示装置を実装した断面
図である。ここで、81は偏光子である。実施例2の図6
(a)の断面と違うのは、この構造をRGB別に3枚作製する
ので、パネルにカラーフィルタが存在しないこと、共通
電極基板32にブラックマトリックスを設けないことなど
である。他の構造は、図6(a)と同じなので説明を省略す
る。
【００３３】(実施例４）実施例４は、反射型の液晶パ
ネルに液晶材料としてPDLCを用いる例である。PDLCは偏
光子が必要ないので、液晶パネルは、図8で説明した構
造から偏光子81を取り除いた構造になる。この液晶パネ
ルでシュリーレン光学系を用いて画像表示をおこなう
と、得られる画像は高階調、高コントラストのすぐれた
表示装置になる。
ネルに液晶材料としてPDLCを用いる例である。PDLCは偏
光子が必要ないので、液晶パネルは、図8で説明した構
造から偏光子81を取り除いた構造になる。この液晶パネ
ルでシュリーレン光学系を用いて画像表示をおこなう
と、得られる画像は高階調、高コントラストのすぐれた
表示装置になる。
【００３４】(実施例5)実施例5は、反射型の液晶パネル
に拡大光学系を用いてプロジェクタにする例である。図
9は、この拡大光学系を表し、(a)はカラー表示系、(b)
はモノクロ表示系である。図中、102は照明用光源と光
源からの出射光をコリーメートする反射板、104は赤外
線カットフィルタ、105はカラーフィルタ、108は液晶パ
ネル、110はレンズ、112はピンホール、114は投影レン
ズ、115はスクリーンである。光源には、サイズが1mm前
後と小さいメタルハライドランプ、ハロゲンランプを用
いることができる。従来は、明るい表示を実現するため
に300〜400Wという電力が必要であるため、光源の周囲
のガラスが失透し、さらに光源サイズが5〜6mmから約10
mm程度と大きくなり、光利用効率を悪化させ、光源自身
の寿命も短い問題があった。また、300〜400Wという高
電力を供給する電源も当然おおきく、重いため持ち運び
に不便であった。しかし、本例では、光源サイズを1mm
前後と小さくしているので、従来より、消費電力が数分
の1以下になり、以上挙げたような従来の問題も解決す
る。
に拡大光学系を用いてプロジェクタにする例である。図
9は、この拡大光学系を表し、(a)はカラー表示系、(b)
はモノクロ表示系である。図中、102は照明用光源と光
源からの出射光をコリーメートする反射板、104は赤外
線カットフィルタ、105はカラーフィルタ、108は液晶パ
ネル、110はレンズ、112はピンホール、114は投影レン
ズ、115はスクリーンである。光源には、サイズが1mm前
後と小さいメタルハライドランプ、ハロゲンランプを用
いることができる。従来は、明るい表示を実現するため
に300〜400Wという電力が必要であるため、光源の周囲
のガラスが失透し、さらに光源サイズが5〜6mmから約10
mm程度と大きくなり、光利用効率を悪化させ、光源自身
の寿命も短い問題があった。また、300〜400Wという高
電力を供給する電源も当然おおきく、重いため持ち運び
に不便であった。しかし、本例では、光源サイズを1mm
前後と小さくしているので、従来より、消費電力が数分
の1以下になり、以上挙げたような従来の問題も解決す
る。
【００３５】赤外線カットフィルター104は、液晶パネ
ルにあたる不要な光をカットして、赤外線による不要な
発熱を防止する。カラーフィルター105は赤、緑、青の
それぞれ一色からなり、オンチップ型でないので、簡単
でかつ低コストで実現できる。(a)に示す表示系は、モ
ノクロ・カラーが変更できるようになっている。カラー
フィルタ105と赤外線カットフィルター104の切り替え
は、矢印106のようにスライドさせておこなう。本例で
は、通常ミラーを置くところに液晶パネル108を置いて
いるので、ミラーが必要なく部品点数が削減でき、数％
光の利用効率も向上する。レンズ110とピンホール112は
シュリーレン光学系が組まれている。そして、投影レン
ズ114によりスクリーン115に結像する。
ルにあたる不要な光をカットして、赤外線による不要な
発熱を防止する。カラーフィルター105は赤、緑、青の
それぞれ一色からなり、オンチップ型でないので、簡単
でかつ低コストで実現できる。(a)に示す表示系は、モ
ノクロ・カラーが変更できるようになっている。カラー
フィルタ105と赤外線カットフィルター104の切り替え
は、矢印106のようにスライドさせておこなう。本例で
は、通常ミラーを置くところに液晶パネル108を置いて
いるので、ミラーが必要なく部品点数が削減でき、数％
光の利用効率も向上する。レンズ110とピンホール112は
シュリーレン光学系が組まれている。そして、投影レン
ズ114によりスクリーン115に結像する。
【００３６】(実施例6)実施例6は、透過型の液晶パネル
を眼鏡に組み込みヘッドマウンドディスプレイを作製す
る例である。図10は本例のヘッドマウンドディスプレイ
の光路を表し、(a)は頭部、(b)は側頭部からみている。
図中、91は全反射面、92は凹面ミラー、94は液晶パネ
ル、95は入射面、96は眼鏡の外枠である。液晶パネル94
は画像表示するため外光を光変調して、入射面95を通し
て全反射面91に出力する。全反射面91は、変調された光
をすべて凹面ミラー92に出力し、凹面ミラー92は人間の
目にこの光を出力する。なおこの、凹面ミラー92は外の
風景を映像にスパーインポーズして人間の目に出力する
こともできる。このヘッドマウントディスプレイは、左
右のパネルに同じ画像を表示することも可能であるし、
左右の画像をずらせて立体画像表示をすることもでき
る。
を眼鏡に組み込みヘッドマウンドディスプレイを作製す
る例である。図10は本例のヘッドマウンドディスプレイ
の光路を表し、(a)は頭部、(b)は側頭部からみている。
図中、91は全反射面、92は凹面ミラー、94は液晶パネ
ル、95は入射面、96は眼鏡の外枠である。液晶パネル94
は画像表示するため外光を光変調して、入射面95を通し
て全反射面91に出力する。全反射面91は、変調された光
をすべて凹面ミラー92に出力し、凹面ミラー92は人間の
目にこの光を出力する。なおこの、凹面ミラー92は外の
風景を映像にスパーインポーズして人間の目に出力する
こともできる。このヘッドマウントディスプレイは、左
右のパネルに同じ画像を表示することも可能であるし、
左右の画像をずらせて立体画像表示をすることもでき
る。
【００３７】
【発明の効果】本発明によれば、半導体領域の上部に前
記半導体領域と離れて水素供給層を設け、前記水素供給
層の上部に前記水素供給層に接し、高融点金属またはそ
の化合物からなる水素拡散抑止層を設けるので、半導体
領域の最適な水素化ができる。このため、本発明の半導
体装置は、キャリア移動度が大きくなり、高速で信頼性
の高いTFTなどを得ることができる。また、表示装置の
高精細化、高歩留まりを達成することができる。
記半導体領域と離れて水素供給層を設け、前記水素供給
層の上部に前記水素供給層に接し、高融点金属またはそ
の化合物からなる水素拡散抑止層を設けるので、半導体
領域の最適な水素化ができる。このため、本発明の半導
体装置は、キャリア移動度が大きくなり、高速で信頼性
の高いTFTなどを得ることができる。また、表示装置の
高精細化、高歩留まりを達成することができる。
【図１】本発明の半導体装置を使ったデュアルゲートの
ｐチャンネル薄膜トランジスタの断面図
ｐチャンネル薄膜トランジスタの断面図
【図２】本発明の水素供給層と水素拡散抑止層とを同じ
パターンによって形成した装置の断面図
パターンによって形成した装置の断面図
【図３】実施例１の液晶表示装置の１画素分の模式図
【図４】図３のＡＡ’線に沿った断面図
【図５】実施例２のアクティブマトリックス基板の断面
図
図
【図６】実施例２の液晶表示装置の断面図（ａ）と膜構
成の断面図（ｂ）
成の断面図（ｂ）
【図７】実施例３のアクティブマトリックス基板の断面
図
図
【図８】実施例３の液晶表示装置の断面図
【図９】拡大光学系を表す図
【図１０】ヘッドマウンドディスプレイの光路図
【図１１】アクティブマトリックス型液晶表示装置のブ
ロック図（ａ）と画像表示部の拡大図（ｂ）
ロック図（ａ）と画像表示部の拡大図（ｂ）
【図１２】１画素分のＴＦＴの断面図
１ 基板 ２ ，４，７ シリコン酸化膜 ３ シリコン窒化膜 ５，６ ソース・ドレイン領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ チャンネル領域 １０，１２，１５ 層間絶縁膜 １１ ソース・ドレイン電極 １３ 水素供給層 １４ 水素拡散抑止層 １６，２８ 画素電極 １７ 画素表示部 ２１ 走査配線 ２２ データ配線 ２３ ＴＦＴ ２４，２５ コンタクト ２６ 金属電極 ２７ スルーホール ２９ 開口部 ３０ アクティブマトリックス基板 ３１ 液晶材料 ３２ 共通電極基板 ３３，３４ 配向膜 ３５ 保護膜 ３６ 共通透明電極 ３７ カラーフィルタ ３８ 支持基板 ３９ ブラックマトリックス
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368
Claims (13)
- 【請求項１】 半導体領域の上部に前記半導体領域と離
れて水素供給層を設け、前記水素供給層の上部に前記水
素供給層に接し、高融点金属またはその化合物からなる
と共に電位固定された導電性を有する水素拡散抑止層を
設け、前記水素拡散抑止層の上部に絶縁層を介して画素
電極があり、前記水素拡散抑止層が遮光層であるアクテ
ィブマトリックス基板と、前記アクティブマトリックス
基板に対向する対向基板と、前記アクティブマトリック
ス基板と前記対向基板で挟持した液晶材料を有すること
を特徴とするアクティブマトリックス液晶表示装置。 - 【請求項２】 前記画素電極は、前記半導体領域を含む
半導体装置によってスイッチされる請求項１に記載のア
クティブマトリックス液晶表示装置。 - 【請求項３】 前記半導体領域は、前記アクティブマト
リックス基板上の複数のデータ配線と走査配線の交点に
ある請求項１に記載のアクティブマトリックス液晶表示
装置。 - 【請求項４】 前記絶縁層がＳｉＮからなる請求項１に
記載のアクティブマトリックス液晶表示装置。 - 【請求項５】 前記アクティブマトリックス基板はガラ
ス基板を下地にしている請求項１に記載のアクティブマ
トリックス液晶表示装置。 - 【請求項６】 前記アクティブマトリックス基板は石英
基板を下地にしている請求項１項に記載のアクティブマ
トリックス液晶表示装置。 - 【請求項７】 前記アクティブマトリックス基板は単結
晶Ｓｉ基板を下地にしている請求項１に記載のアクティ
ブマトリックス液晶表示装置。 - 【請求項８】 前記単結晶Ｓｉ基板は、画像表示部の下
部が除去され、光透過型になっている請求項７に記載の
アクティブマトリックス液晶表示装置。 - 【請求項９】 前記アクティブマトリックス基板は、画
像表示部の周囲に設けた駆動回路を有する請求項１に記
載のアクティブマトリックス液晶表示装置。 - 【請求項１０】 前記画素電極が透明であり、入射光を
透過させて画像表示をおこなう請求項１に記載のアクテ
ィブマトリックス液晶表示装置。 - 【請求項１１】 前記画素電極が光を反射し、入射光を
反射させて画像表示をおこなう請求項１に記載のアクテ
ィブマトリックス液晶表示装置。 - 【請求項１２】 拡大光学系を用いて、投射して画像表
示をおこなう請求項１に記載のアクティブマトリックス
液晶表示装置。 - 【請求項１３】 眼鏡に組み込んだ請求項１に記載のア
クティブマトリックス液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24193596A JP3184771B2 (ja) | 1995-09-14 | 1996-09-12 | アクティブマトリックス液晶表示装置 |
| EP96306678A EP0795904A3 (en) | 1995-09-14 | 1996-09-13 | Semiconductor device, display device with a semiconductor device, and production method thereof |
| TW085111217A TW420832B (en) | 1995-09-14 | 1996-09-13 | Semiconductor device, display device with a semiconductor device, and production method thereof |
| KR1019960039964A KR970018733A (ko) | 1995-09-14 | 1996-09-14 | 반도체장치, 반도체장치를 가진 표시장치, 및 그 제조방법 |
| US08/714,440 US5747830A (en) | 1995-09-14 | 1996-09-16 | Semiconductor display device with a hydrogen supply and hydrogen diffusion barrier layers |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23686695 | 1995-09-14 | ||
| JP7-236866 | 1995-09-14 | ||
| JP24193596A JP3184771B2 (ja) | 1995-09-14 | 1996-09-12 | アクティブマトリックス液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09138426A JPH09138426A (ja) | 1997-05-27 |
| JP3184771B2 true JP3184771B2 (ja) | 2001-07-09 |
Family
ID=26532904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24193596A Expired - Fee Related JP3184771B2 (ja) | 1995-09-14 | 1996-09-12 | アクティブマトリックス液晶表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5747830A (ja) |
| EP (1) | EP0795904A3 (ja) |
| JP (1) | JP3184771B2 (ja) |
| KR (1) | KR970018733A (ja) |
| TW (1) | TW420832B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101819214B1 (ko) * | 2015-12-30 | 2018-01-17 | 한국과학기술원 | 반도체 소자 및 그 제조 방법 |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3604106B2 (ja) | 1995-09-27 | 2004-12-22 | シャープ株式会社 | 液晶表示装置 |
| TW439003B (en) * | 1995-11-17 | 2001-06-07 | Semiconductor Energy Lab | Display device |
| KR100271222B1 (ko) * | 1995-12-14 | 2000-12-01 | 오카베 히로무 | 반도체 소자 및 그 제조 방법 |
| JP3597305B2 (ja) * | 1996-03-05 | 2004-12-08 | 株式会社半導体エネルギー研究所 | 液晶表示装置およびその作製方法 |
| KR100219117B1 (ko) * | 1996-08-24 | 1999-09-01 | 구자홍 | 박막트랜지스터 액정표시장치 및 그 제조방법 |
| JP3641342B2 (ja) * | 1997-03-07 | 2005-04-20 | Ｔｄｋ株式会社 | 半導体装置及び有機ｅｌディスプレイ装置 |
| US6927826B2 (en) | 1997-03-26 | 2005-08-09 | Semiconductor Energy Labaratory Co., Ltd. | Display device |
| JPH10268360A (ja) * | 1997-03-26 | 1998-10-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP3784491B2 (ja) * | 1997-03-28 | 2006-06-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型の表示装置 |
| JP3274081B2 (ja) * | 1997-04-08 | 2002-04-15 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法および液晶表示装置の製造方法 |
| KR100253261B1 (ko) * | 1997-06-03 | 2000-04-15 | 김영환 | 박막트랜지스터 및 그 제조방법 |
| TW396454B (en) | 1997-06-24 | 2000-07-01 | Matsushita Electrics Corporati | Semiconductor device and method for fabricating the same |
| JP3892115B2 (ja) * | 1997-07-07 | 2007-03-14 | 株式会社半導体エネルギー研究所 | ディスプレイ及びディスプレイを備えた装置 |
| US6069405A (en) * | 1997-08-12 | 2000-05-30 | Thomson Licensing S.A. | High capacitance mirror driver cell |
| JP2000031488A (ja) * | 1997-08-26 | 2000-01-28 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| DE69836216T2 (de) * | 1997-12-09 | 2007-08-30 | Seiko Epson Corp. | Herstellungsverfahren einer elektrooptischen Vorrichtung |
| JP3587040B2 (ja) * | 1997-12-18 | 2004-11-10 | ソニー株式会社 | 薄膜半導体装置及び表示装置 |
| JP3144367B2 (ja) * | 1997-12-19 | 2001-03-12 | 日本電気株式会社 | Ｃｏｂ型ｄｒａｍ半導体装置及びその製造方法 |
| CN1311279C (zh) | 1998-02-04 | 2007-04-18 | 精工爱普生株式会社 | 液晶装置及电子设备 |
| JPH11307782A (ja) | 1998-04-24 | 1999-11-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6313481B1 (en) | 1998-08-06 | 2001-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US6208393B1 (en) * | 1998-09-30 | 2001-03-27 | Intel Corporation | Liquid crystal color filter with integrated infrared blocking |
| US6380558B1 (en) * | 1998-12-29 | 2002-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP3237642B2 (ja) * | 1999-02-05 | 2001-12-10 | 日本電気株式会社 | 多結晶シリコン薄膜トランジスタとその製造方法 |
| US6777716B1 (en) * | 1999-02-12 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and method of manufacturing therefor |
| US7821065B2 (en) | 1999-03-02 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same |
| JP3125781B2 (ja) * | 1999-03-03 | 2001-01-22 | ヤマハ株式会社 | 半導体装置の製法 |
| US6858898B1 (en) | 1999-03-23 | 2005-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6475836B1 (en) * | 1999-03-29 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6233033B1 (en) * | 1999-03-29 | 2001-05-15 | National Semiconductor Corp. | Pixel array for LC silicon light valve featuring pixels with overlapping edges |
| US6512504B1 (en) | 1999-04-27 | 2003-01-28 | Semiconductor Energy Laborayory Co., Ltd. | Electronic device and electronic apparatus |
| US6461899B1 (en) | 1999-04-30 | 2002-10-08 | Semiconductor Energy Laboratory, Co., Ltd. | Oxynitride laminate “blocking layer” for thin film semiconductor devices |
| JP4298131B2 (ja) * | 1999-05-14 | 2009-07-15 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| US6630977B1 (en) * | 1999-05-20 | 2003-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with capacitor formed around contact hole |
| US8853696B1 (en) * | 1999-06-04 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| JP5210473B2 (ja) | 1999-06-21 | 2013-06-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
| EP1081537A1 (en) * | 1999-09-03 | 2001-03-07 | Alcatel | Method for processing conductive layer structures and devices including such conductive layer structures |
| GB2358083B (en) | 2000-01-07 | 2004-02-18 | Seiko Epson Corp | Thin-film transistor and its manufacturing method |
| GB2358082B (en) | 2000-01-07 | 2003-11-12 | Seiko Epson Corp | Semiconductor transistor |
| US7130014B2 (en) | 2000-02-29 | 2006-10-31 | Sony Corporation | Liquid crystal display device with particular electrode taper using switching devices and a method of manufacturing the same |
| JP4089123B2 (ja) * | 2000-02-29 | 2008-05-28 | ソニー株式会社 | 液晶表示装置及びその製造方法 |
| KR100606962B1 (ko) * | 2000-12-23 | 2006-08-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| US6825496B2 (en) | 2001-01-17 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| JP5093709B2 (ja) * | 2001-08-22 | 2012-12-12 | Ｎｌｔテクノロジー株式会社 | 液晶表示装置 |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| WO2004027740A1 (en) | 2002-09-20 | 2004-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| KR101112549B1 (ko) * | 2005-01-31 | 2012-06-12 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| KR100873081B1 (ko) | 2007-05-29 | 2008-12-09 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| US8669644B2 (en) * | 2009-10-07 | 2014-03-11 | Texas Instruments Incorporated | Hydrogen passivation of integrated circuits |
| KR102098573B1 (ko) * | 2013-07-19 | 2020-05-27 | 삼성디스플레이 주식회사 | 표시패널 및 그 제조방법 |
| JP6217458B2 (ja) * | 2014-03-03 | 2017-10-25 | ソニー株式会社 | 半導体装置およびその製造方法、並びに電子機器 |
| JP2016001664A (ja) * | 2014-06-11 | 2016-01-07 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US10319635B2 (en) * | 2017-05-25 | 2019-06-11 | Sandisk Technologies Llc | Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof |
| JP2019075572A (ja) * | 2018-12-18 | 2019-05-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20210070462A (ko) | 2019-12-04 | 2021-06-15 | 삼성디스플레이 주식회사 | 표시장치 |
| US11862554B2 (en) * | 2021-07-02 | 2024-01-02 | Micron Technology, Inc. | Apparatuses and methods of controlling hydrogen supply in memory device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4359367A (en) * | 1980-06-25 | 1982-11-16 | Governing Council Of The University Of Toronto | Silicon-based semiconductor devices |
| JPS6045219A (ja) * | 1983-08-23 | 1985-03-11 | Toshiba Corp | アクテイブマトリクス型表示装置 |
| JP2874271B2 (ja) * | 1990-04-12 | 1999-03-24 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH04186634A (ja) * | 1990-11-17 | 1992-07-03 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| JP2924506B2 (ja) * | 1992-10-27 | 1999-07-26 | 日本電気株式会社 | アクティブマトリックス型液晶表示装置の画素構造 |
| JPH06209012A (ja) * | 1993-01-11 | 1994-07-26 | Sharp Corp | 半導体装置の製造方法 |
| JPH06291317A (ja) * | 1993-03-30 | 1994-10-18 | Sony Corp | 薄膜トランジスタ |
| DE69420791T2 (de) * | 1993-07-13 | 2000-03-23 | Sony Corp | Dünnfilm-Halbleiteranordnung für Anzeigetafel mit aktiver Matrix und Verfahren zur Herstellung |
-
1996
- 1996-09-12 JP JP24193596A patent/JP3184771B2/ja not_active Expired - Fee Related
- 1996-09-13 EP EP96306678A patent/EP0795904A3/en not_active Withdrawn
- 1996-09-13 TW TW085111217A patent/TW420832B/zh not_active IP Right Cessation
- 1996-09-14 KR KR1019960039964A patent/KR970018733A/ko active Search and Examination
- 1996-09-16 US US08/714,440 patent/US5747830A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101819214B1 (ko) * | 2015-12-30 | 2018-01-17 | 한국과학기술원 | 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0795904A2 (en) | 1997-09-17 |
| JPH09138426A (ja) | 1997-05-27 |
| US5747830A (en) | 1998-05-05 |
| EP0795904A3 (en) | 1998-07-29 |
| TW420832B (en) | 2001-02-01 |
| KR970018733A (ko) | 1997-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3184771B2 (ja) | アクティブマトリックス液晶表示装置 | |
| US5815223A (en) | Display device having a silicon substrate, a locos film formed on the substrate, a tensile stress film formed on the locos film, and TFTs formed on the tensile stress film | |
| US6703997B2 (en) | Electrooptical apparatus, method of producing the same and electronic apparatus | |
| JP4507395B2 (ja) | 電気光学装置用素子基板の製造方法 | |
| US8634045B2 (en) | Liquid crystal panel substrate with light-shielding film in a pixel region, liquid crystal panel, and electronic equipment and projection type display device both using the same to reduce light leakage | |
| JP3596471B2 (ja) | 電気光学装置、その製造方法および電子機器 | |
| EP1288703B1 (en) | Electric optical apparatus and manufacturing of the same, projection display, and electronic instrument | |
| US20020060756A1 (en) | Electro-optical device | |
| US6358759B1 (en) | Method for manufacturing electro-optical device, electro-optical device, and electronic equipment | |
| US6594064B2 (en) | Electro-optical device, manufacturing method for manufacturing electro-optical device, and electronic equipment | |
| JPH1054999A (ja) | 表示装置とその製造法 | |
| JP2001356709A (ja) | 電気光学装置及びその製造方法 | |
| JP2000323715A (ja) | 表示用薄膜半導体素子及び表示装置 | |
| JPH11218781A (ja) | 液晶装置及びその製造方法並びに電子機器 | |
| JP3690119B2 (ja) | 液晶装置及び投射型表示装置 | |
| JP2000091581A (ja) | 電気光学装置及びその製造方法並びに電子機器 | |
| JP3155886B2 (ja) | 表示装置及びその製造法 | |
| KR20030076421A (ko) | 전기 광학 장치 및 그 제조 방법 및 전자기기 | |
| JP2004140329A (ja) | 基板装置及びその製造方法、電気光学装置及び電子機器 | |
| JP2001033820A (ja) | 電気光学装置とその製造方法および投射型表示装置 | |
| JP3227452B2 (ja) | 表示装置の製造法 | |
| JP2004102256A (ja) | 電気光学装置及び電子機器 | |
| JP4701487B2 (ja) | 電気光学装置用基板の製造方法 | |
| JP4843840B2 (ja) | 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置及び電子機器 | |
| JP2000098408A (ja) | 電気光学装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010327 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090427 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090427 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |