KR102098573B1 - 표시패널 및 그 제조방법 - Google Patents
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Abstract
표시패널은 플라스틱 기판, 상기 플라스틱 기판 상에 배치된 배리어층, 확산방지층, 버퍼층, 상기 버퍼층 상에 배치된 화소를 포함한다. 상기 화소는 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 이미지 소자를 포함한다. 상기 배리어층은 상기 플라스틱 기판의 불순물로부터 상기 화소를 보호한다. 상기 확산방지층은 상기 배리어층으로부터 발생된 수소가 상기 박막 트랜지스터로 확산되는 것을 방지한다.
Description
본 발명은 표시패널 및 그 제조방법에 관한 것으로, 더욱 상세하게는 플렉서블 표시패널 및 그 제조방법에 관한 것이다.
표시패널은 베이스 기판, 상기 베이스 기판에 배치된 신호배선들, 및 상기 신호배선들에 연결된 화소들을 포함한다. 상기 표시패널은 상기 베이스 기판 상에 배치된 절연층을 포함한다. 상기 신호배선들 및 상기 화소들은 상기 절연층 상에 배치된다.
상기 베이스 기판의 성질에 따라 상기 표시패널은 평면 표시패널 및 플렉서블 표시패널로 구분될 수 있다. 상기 평면 표시패널은 유리기판과 같은 리지드한 베이스 기판을 포함할 수 있다. 상기 플렉서블 표시패널은 플라스틱 기판과 같은 플렉서블한 베이스 기판은 포함할 수 있다.
따라서, 본 발명의 목적은 불량이 감소된 표시패널을 제공하는 것이다.
본 발명의 또 다른 목적은 표시패널의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시패널은, 플라스틱 기판, 상기 플라스틱 기판 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 화소, 상기 플라스틱 기판 상에 배치된 배리어층, 및 상기 배리어층과 상기 버퍼층 사이에 배치된 확산방지층을 포함한다.
상기 화소는 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 이미지 소자를 포함한다. 상기 배리어층은 상기 플라스틱 기판의 불순물로부터 상기 화소를 보호한다. 상기 확산방지층은 상기 배리어층으로부터 발생된 수소가 상기 박막 트랜지스터로 확산되는 것을 방지한다.
상기 확산방지층은, 금속산화물을 포함하는 금속산화물층 및 제1 금속층을 포함한다. 상기 제1 금속층은 상기 금속산화물로부터 환원된 금속을 포함하고, 상기 금속산화물층과 상기 배리어층 사이에 배치된다.
상기 버퍼층은 실리콘 옥사이드 및 실리콘 나이트라이드 중 적어도 어느 하나를 포함한다. 상기 확산방지층은 상기 금속산화물층 상에 배치된 제2 금속층을 더 포함한다. 상기 제2 금속층은 상기 금속산화물로부터 환원된 상기 금속을 포함한다.
본 발명의 일 실시예에 따른 표시패널의 제조방법은, 희생기판과 플라스틱 기판을 부착하는 단계, 상기 플라스틱 기판 상에 배리어층을 형성하는 단계, 상기 배리어층 상에 확산방지층을 형성하는 단계, 상기 확산방지층 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 화소를 형성하는 단계, 및 상기 희생기판과 상기 플라스틱 기판을 분리하는 단계를 포함한다.
상술한 바에 따르면, 상기 배리어층은 상기 플라스틱 기판 상에 존재하는 불순물을 커버한다. 상기 화소는 상기 배리어층에 의해 상기 불순물로부터 보호된다. 상기 확산방지층은 상기 배리어층으로부터 발생된 수소를 제거한다. 상기 확산방지층은 상기 수소에 의해 환원되고, 상기 수소는 수증기로써 제거된다.
상기 확산방지층은 금속산화물층과 상기 금속산화물층에서 환원된 금속층을 포함한다. 상기 금속층은 상기 플라스틱 기판에 존재하는 전하가 상기 화소에 진입하는 것을 방지할 수 있다.
상기 표시패널의 제조방법은 고온의 탈수소 공정을 포함하지 않기 때문에 상기 플라스틱 기판의 변형을 방지할 수 있다. 상기 제조방법은 탈수소 공정을 포함하지 않더라도 상기 배리어층에서 발생한 수소로부터 상기 화소를 보호할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 일부를 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 레이아웃이다.
도 5는 도 4의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 6은 도 4의 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시패널의 제조방법을 도시한 흐름도이다.
도 8은 도 5의 일부분의 확대도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 일부를 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 레이아웃이다.
도 5는 도 4의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 6은 도 4의 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시패널의 제조방법을 도시한 흐름도이다.
도 8은 도 5의 일부분의 확대도이다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 유기발광 표시장치를 설명한다.
도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다. 명세서 전체에 걸쳐 유사한 참조 부호는 유사한 구성 요소를 지칭한다. 그리고, 어떤 층이 다른 층의 '상에' 형성된다(배치된다)는 것은, 두 층이 접해 있는 경우뿐만 아니라 두 층 사이에 다른 층이 존재하는 경우도 포함한다. 또한, 도면에서 어떤 층의 일면이 평평하게 도시되었지만, 반드시 평평할 것을 요구하지 않으며, 적층 공정에서 하부층의 표면 형상에 의해 상부층의 표면에 단차가 발생할 수도 있다. 또한, 아래에서 '라인'이라는 용어는 도전성 물질로 이루어진 신호배선을 의미한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다. 도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
본 발명의 일 실시예에 따른 표시장치는 표시패널(DP), 타이밍 제어부(100), 게이트 구동부(200), 및 데이터 구동부(300)를 포함한다.
상기 표시패널(DP)은 베이스 기판(미 도시), 상기 베이스 기판 상에 배치된 신호배선들, 및 상기 신호배선들에 연결된 복수 개의 화소들(PX(1,1)~PX(n,m))을 포함한다. 상기 신호배선들은 복수 개의 게이트 라인들(G1~Gn), 및 복수 개의 데이터 라인들(D1~Dm)을 포함한다. 상기 복수 개의 게이트 라인들(G1~Gn)은 제1 방향(DR1)으로 연장되고 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 배열된다. 상기 복수 개의 데이터 라인들(D1~Dm)은 상기 복수 개의 게이트 라인들(G1~Gn)에 절연되게 교차한다.
본 발명의 일 실시예에 따른 표시패널(DP)은 플렉서블하다. 상기 표시패널(DP)은 접히거나 굽어질 수 있다. 상기 베이스 기판은 플렉서블한 플라스틱 기판일 수 있다. 상기 플라스틱 기판은 다른 플라스틱 수지보다 내충격성 및 내열성이 좋은 폴리이미드를 포함할 수 있다.
본 실시예에서 상기 표시패널(DP)은 유기발광 표시패널로 설명된다. 다만, 본 발명의 다른 실시예에 따른 표시장치는 다른 종류의 플렉서블한 표시패널들, 예컨대, 전기영동 표시패널, 일렉트로웨팅 표시패널들을 포함할 수 있다.
상기 복수 개의 화소들(PX(1,1)~PX(n,m)) 각각은 박막 트랜지스터와 이미지 소자를 포함한다. 상기 박막 트랜지스터는 상기 이미지 소자에 전기적 신호를 제공한다. 상기 이미지 소자의 동작은 상기 전기적 신호에 따라 제어된다. 상기 유기발광 표시패널은 상기 이미지 소자로써 유기발광다이오드를 포함한다.
상기 다른 종류의 표시패널들은 다른 이미지 소자를 포함할 수 있다. 상기 전기영동 표시패널은 상기 이미지 소자로써 2개의 전극과 전기영동 입자들을 포함할 수 있다. 상기 일렉트로웨팅 표시패널은 상기 이미지 소자로써 2개의 전극과 전자잉크를 포함할 수 있다. 상기 전기영동 표시패널과 상기 일렉트로웨팅 표시패널은 상기 2개의 전극 사이에 의해 형성된 전계에 따라 상기 전기영동 입자들 및 상기 전자잉크가 제어된다.
도 2를 참조하여 유기발광 표시패널의 화소에 대해 좀 더 상세히 검토한다. 도 2는 3번째 게이트 라인(G3) 및 i번째 데이터 라인(Di)에 연결된 하나의 화소(PX(3,i))를 예시적으로 도시하였다. 한편, 상기 유기발광 표시패널의 화소의 구성은 도 2에 도시된 등가회로에 제한되지 않고, 변형되어 실시될 수 있다.
상기 화소(PX(3,i))는 적어도 하나의 트랜지스터, 적어도 하나의 커패시터, 및 유기발광다이오드를 포함한다. 상기 화소(PX(3,i))는 대응하는 게이트 신호들에 응답하여 각각 턴-온된다. 상기 화소(PX(3,i))는 데이터 신호에 응답하여 상기 유기발광다이오드에 인가된 전류에 대응하는 광을 생성한다.
좀더 구체적으로, 상기 화소(PX(3,i))는 제1 트랜지스터(TFT1), 제2 트랜지스터(TFT2), 커패시터(Cap), 및 유기발광다이오드(OLED(3,i))를 포함한다. 상기 제1 트랜지스터(TFT1)는 상기 3번째 게이트 라인(G3)에 연결된 제어전극, 상기 i번째 데이터 라인(Di)에 연결된 입력전극, 및 출력전극을 포함한다. 상기 제1 트랜지스터(TFT1)는 상기 3번째 게이트 라인(G3)에 인가된 게이트 신호에 응답하여 상기 i번째 데이터 라인(Di)에 인가된 데이터 신호를 출력한다.
상기 커패시터(Cap)는 상기 제1 트랜지스터(TFT1)에 연결된 제1 전극 및 제1 전원전압(ELVDD)을 수신하는 제2 전극을 포함한다. 상기 커패시터(Cap)는 상기 제1 트랜지스터(TFT1)로부터 수신한 상기 데이터 신호에 대응하는 전압과 상기 제1 전원전압(ELVDD)의 차이에 대응하는 전하량을 충전한다.
상기 제2 트랜지스터(TFT2)는 상기 제1 트랜지스터(TFT1)의 상기 출력 전극 및 상기 커패시터(Cap)의 상기 제1 전극에 연결된 제어전극, 상기 제1 전원전압(ELVDD)을 수신하는 입력전극, 및 출력전극을 포함한다. 상기 제2 트랜지스터(TFT2)의 상기 출력전극은 상기 유기발광다이오드(OLED(3,i))에 연결된다. 상기 제2 트랜지스터(TFT2)는 상기 커패시터(Cap)에 저장된 전하량에 대응하여 상기 유기발광다이오드(OLED(3,i))에 흐르는 구동전류를 제어한다.
상기 유기발광다이오드(OLED(3,i))는 상기 제2 트랜지스터(TFT2)에 연결된 제1 전극(미 도시) 및 제2 전원전압(ELVSS)을 수신하는 제2 전극(미 도시)을 포함한다. 또한, 상기 유기발광다이오드(OLED(3,i))는 상기 제1 전극과 상기 제2 전극 사이에 배치된 유기발광층(미 도시)을 포함한다. 상기 유기발광다이오드(OLED(3,i))는 상기 제2 트랜지스터(TFT2)의 턴-온 구간동안 발광한다.
다시 도 1을 참조하면, 상기 타이밍 제어부(100)는 입력 영상신호들(미 도시)을 수신하고, 상기 유기발광 표시패널(DP)의 동작모드에 부합하게 변환된 영상데이터들(IDATA)과 각종 제어신호들(SCS, DCS)을 출력한다.
상기 게이트 구동부(200)는 타이밍 제어부(100)로부터 게이트 구동제어신호(SCS)를 수신한다. 상기 게이트 구동제어신호(SCS)를 공급받은 상기 게이트 구동부(200)는 복수 개의 게이트 신호들을 생성한다. 상기 복수 개의 게이트 신호들은 상기 복수 개의 게이트 라인들(G1~Gn)에 순차적으로 공급된다.
상기 데이터 구동부(300)는 상기 타이밍 제어부(100)로부터 데이터 구동제어신호(DCS) 및 상기 변환된 영상데이터들(IDATA)을 수신한다. 상기 데이터 구동부(300)는 상기 데이터 구동제어신호(DCS)와 상기 변환된 영상데이터들(IDATA)에 근거하여 복수 개의 데이터 신호들을 생성한다. 상기 복수 개의 데이터 신호들은 상기 복수 개의 데이터 라인들(D1~Dm)에 공급된다.
도 3은 도 1에 도시된 유기발광 표시패널의 일부를 도시한 평면도이다. 도 3에 도시된 것과 같이, 상기 유기발광 표시패널(DP)은 복수 개의 발광영역들(PXA(2,i)~PXA(3,i+2)) 및 상기 복수 개의 발광영역들(PXA(2,i)~PXA(3,i+2))을 에워싸는 비발광영역(NPXA)로 구분된다.
후술하는 것과 같이, 상기 복수 개의 발광영역들(PXA(2,i)~PXA(3,i+2))과 상기 비발광영역(NPXA)은 화소 정의막(PDL)에 의해 구분된다. 상기 복수 개의 발광영역들(PXA(2,i)~PXA(3,i+2))은 상기 화소 정의막(PDL)의 복수 개의 개구부들(OP(2,i)~OP(3,i+2))이 중첩하는 영역으로 정의된다. 상기 비발광영역(NPXA)은 상기 화소 정의막(PDL)이 중첩하는 영역으로 정의된다.
상기 복수 개의 발광영역들(PXA(2,i)~PXA(3,i+2))에는 대응하는 화소들(PX(2,i)~PX(3,i+2): 도 1 참조)이 배치된다. 상기 대응하는 화소들(PX(2,i)~PX(3,i+2))의 유기발광다이오드들이 대응하는 개구부들(OP(2,i)~OP(3,i+2))에 의해 노출된다. 상기 비발광영역(NPXA)에는 상기 대응하는 화소들(PX(2,i)~PX(3,i+2))의 다른 구성들 예컨대, 상기 제1 박막 트랜지스터(TFT1: 도 2 참조), 상기 제2 박막 트랜지스터(TFT2: 도 2 참조), 및 상기 커패시터(Cap)가 배치된다. 그밖에 상기 비발광영역(NPXA)에 상기 게이트 라인들(G1~Gn) 및 상기 데이터 라인들(D1~Dm)이 배치된다.
도 4는 본 발명의 일 실시예에 따른 화소의 레이아웃이다. 도 5는 도 4의 Ⅰ-Ⅰ'에 대응하는 단면도이고, 도 6은 도 4의 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 4 내지 도 6은 도 2에 도시된 화소(PX(3,i))의 레이아웃을 도시하였다. 도 4에서 유기발광다이오드의 구성들 중 일부는 미 도시되었다.
플라스틱 기판(SUB) 상에 3번째 게이트 라인(G3), 4번째 게이트 라인(G4), i번째 데이터 라인(Di), 및 i+1번째 데이터 라인(Di+1)이 배치된다. 상기 3번째 게이트 라인(G3) 및 상기 4번째 게이트 라인(G4)은 동일한 층 상에 배치되고, 상기 i번째 데이터 라인(Di) 및 상기 i+1번째 데이터 라인(Di+1)이 동일한 층 상에 배치된다. 상기 게이트 라인들(G3, G4) 및 상기 데이터 라인들(Di, Di+1)은 서로 절연되게 교차한다.
또한, 상기 플라스틱 기판(SUB) 상에 상기 제1 전원전압(ELVDD)을 수신하는 전원라인(KL)이 배치된다. 상기 전원라인(KL)은 상기 데이터 라인들(Di, Di+1)과 동일한 층상에 배치될 수 있다.
도 5 내지 도 6에 도시된 것과 같이, 상기 플라스틱 기판(SUB) 상에 배리어층(BRL)이 배치된다. 상기 배리어층(BRL) 상에 상기 확산방지층(DPL)이 배치된다. 상기 확산방지층(DPL) 상에 상기 버퍼층(BFL)이 배치된다. 상기 버퍼층(BFL) 상에 상기 제1 박막 트랜지스터(TFT1), 상기 제2 박막 트랜지스터(TFT2), 상기 커패시터(Cap), 및 상기 유기발광다이오드(OLED)가 배치된다.
상기 버퍼층(BFL) 상에 상기 제1 박막 트랜지스터(TFT1)의 반도체 패턴(AL1: 이하, 제1 반도체 패턴) 및 상기 제2 박막 트랜지스터(TFT2)의 반도체 패턴(AL2, 이하 제2 반도체 패턴)이 배치된다. 상기 제1 반도체 패턴(AL1) 및 상기 제2 반도체 패턴(AL2)는 저온에서 형성되는 아몰포스 실리콘을 포함할 수 있다.
상기 버퍼층(BFL) 상에 상기 제1 반도체 패턴(AL1) 및 상기 제2 반도체 패턴(AL2)을 커버하는 제1 절연층(12)이 배치된다. 상기 제1 절연층(12)은 유기막 및/또는 무기막을 포함한다. 상기 제1 절연층(12)은 복수 개의 박막들을 포함할 수 있다.
상기 제1 절연층(12) 상에 상기 제1 박막 트랜지스터(TFT1)의 제어전극(GE1: 이하, 제1 제어전극) 및 상기 제2 박막 트랜지스터(TFT2)의 제어전극(GE2, 이하, 제2 제어전극)이 배치된다.
상기 제1 절연층(12) 상에 상기 커패시터(Cap)의 제1 전극(CE1)이 배치된다. 상기 제1 전극(CE1)은 상기 3번째 게이트 라인(G3) 및 상기 4번째 게이트 라인(G4)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다. 상기 제1 전극(CE1)은 상기 게이트 라인과 동일한 물질로 구성될 수 있다.
상기 제1 절연층(12) 상에 상기 제1 제어전극(GE1) 및 상기 제2 제어전극(GE2) 및 상기 제1 전극(CE1)을 커버하는 제2 절연층(14)이 배치된다. 상기 제2 절연층(14)은 유기막 및/또는 무기막을 포함한다. 상기 제2 절연층(14)은 복수 개의 박막들을 포함할 수 있다.
상기 제2 절연층(14) 상에 상기 제1 박막 트랜지스터(TFT1)의 입력전극(SE1: 이하, 제1 입력전극) 및 출력전극(DE1: 이하, 제1 출력전극)이 배치된다. 상기 제2 절연층(14) 상에 상기 제2 박막 트랜지스터(TFT2)의 입력전극(SE2: 이하, 제2 입력전극) 및 출력전극(DE2: 이하, 제2 출력전극)이 배치된다.
상기 제1 입력전극(SE1)은 상기 i번째 데이터 라인(Di)으로부터 분기된다. 상기 제2 입력전극(SE2)은 상기 전원라인(KL)으로부터 분기된다.
상기 제2 절연층(14) 상에 상기 커패시터(Cap)의 제2 전극(CE2)이 배치된다. 상기 제2 전극(CE2)은 상기 i번째 데이터 라인(Di)과 동일한 포토리소그래피 공정에 따라 제조될 수 있고, 동일한 물질로 구성될 수 있다.
상기 제1 입력전극(SE1)과 상기 제1 출력전극(DE1)은 상기 제1 절연층(12) 및 상기 제2 절연층(14)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 상기 제1 반도체 패턴(AL1)에 각각 연결된다. 상기 제1 출력전극(DE1)은 상기 제2 절연층(14)을 관통하는 제3 관통홀(CH3)을 통해 상기 제1 전극(CE1)에 연결된다. 상기 제2 입력전극(SE2)과 상기 제2 출력전극(DE2)은 상기 제1 절연층(12) 및 상기 제2 절연층(14)을 관통하는 제4 관통홀(CH4)과 제5 관통홀(CH5)을 통해 상기 제2 반도체 패턴(AL2)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 상기 제1 박막 트랜지스터(TFT1)와 상기 제2 박막 트랜지스터(TFT2)는 바텀 게이트 구조로 변형되어 실시될 수 있다.
상기 제2 절연층(14) 상에 상기 제1 입력전극(SE1), 상기 제1 출력전극(DE1), 상기 제2 입력전극(SE2), 및 상기 제2 출력전극(DE2)을 커버하는 제3 절연층(16)이 배치된다. 상기 제3 절연층(16)은 유기막 및/또는 무기막을 포함한다. 상기 제3 절연층(16)은 복수 개의 박막들을 포함할 수 있다.
상기 제3 절연층(16) 상에 화소정의막(PDL) 및 상기 유기발광다이오드(OLED(3,i))가 배치된다. 상기 유기발광다이오드(OLED(3,i))는 순차적으로 적층된 애노드(AE), 제1 공통층(CL1), 유기발광층(EML), 제2 공통층(CL2), 캐소드(CE)을 포함한다. 상기 애노드(AE)는 상기 제3 절연층(16)을 관통하는 제6 관통홀(CH6)을 통해 상기 제2 출력전극(DE2)에 연결된다. 상기 유기발광다이오드(OLED(3,i))의 발광 방향에 따라 상기 애노드(AE)와 상기 캐소드(CE)의 위치는 서로 바뀔 수 있다.
상기 제3 절연층(16) 상에 애노드(AE)가 배치된다. 상기 화소정의막(PDL)의 개구부(OP(3,i))는 상기 애노드(AE)를 노출시킨다. 상기 제1 공통층(CL1)은 상기 애노드(AE) 상에 배치된다. 상기 제1 공통층(CL1)은 상기 개구부(OP(3,i))에 대응하는 발광영역(PXA(3,i))뿐만 아니라 다른 발광영역들(PXA(2,i)~PXA(3,i+2): 도 3 참조)과 비발광영역(NPXA)에도 배치된다. 즉, 상기 제1 공통층(CL1)은 상기 플라스틱 기판(SUB)에 전체적으로 배치된다. 상기 제1 공통층(CL1)은 정공 주입층을 포함한다. 상기 제1 공통층(CL1)은 정공 수송층을 더 포함할 수 있다.
상기 제1 공통층(CL1) 상에 상기 유기발광층(EML)이 배치된다. 상기 유기발광층(EML)은 상기 개구부(OP(3,i))에 대응하는 영역에만 배치된다. 상기 유기발광층(EML) 상에 제2 공통층(CL2)이 배치된다. 상기 제2 공통층(CL2)은 상기 제1 공통층(CL1)처럼 상기 플라스틱 기판(SUB)에 전체적으로 배치된다. 상기 제2 공통층(CL2)은 전자 주입층을 포함한다. 상기 제2 공통층(CL2)은 전자 수송층을 더 포함할 수 있다. 상기 제2 공통층(CL2) 상에 상기 캐소드(CE)가 배치된다. 상기 캐소드(CE)는 상기 플라스틱 기판(SUB)에 전체적으로 배치된다
상기 표시패널(DP)은 상기 플라스틱 기판(SUB)과 마주하는 또 다른 기판을 포함할 수 있다. 상기 또 다른 기판은 상기 복수 개의 화소들(PX(1,1)~PX(n,m))을 보호하는 봉지기판일 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시패널의 제조방법을 도시한 흐름도이다. 도 8은 도 5의 일부분의 확대도이다. 이하, 도 7 및 도 8을 참조하여 상기 배리어층(BRL), 상기 확산방지층(DPL), 및 상기 버퍼층(BFL)을 좀 더 구체적으로 설명한다.
먼저, 희생기판의 일면 상에 플라스틱 기판(SUB)을 부착시킨다(S10). 상기 희생기판은 상기 표시패널의 제조과정에서만 일시적으로 사용되는 부재이다. 상기 희생기판은 상기 표시패널의 일부를 구성하지 않는다.
상기 희생기판의 일면 상에 상기 플라스틱 기판(SUB)이 부착된 상태로 상기 표시패널의 제조공정이 진행된다. 상기 희생기판은 휘어지는 상기 플라스틱 기판을 지지한다. 상기 희생기판은 유리기판일 수 있다.
다음, 상기 플라스틱 기판(SUB)의 일면 상에 상기 배리어층(BRL)을 형성한다(S20). 상기 배리어층(BRL)은 상기 플라스틱 기판(SUB)의 불순물로부터 이후에 형성될 화소(PX(3,i): 도 4 참조)를 보호한다. 상기 불순물은 외부에서 유입되거나, 상기 플라스틱 기판(SUB)이 열분해됨으로써 발생할 수 있다.
상기 배리어층(BRL)은 실리콘 옥사이드 및 실리콘 나이트라이드 중 적어도 어느 하나를 포함한다. 상기 배리어층(BRL)은 복수 개의 박막들을 포함할 수 있다. 상기 배리어층(BRL)은 교번하게 적층된 실리콘 옥사이드층과 실리콘 나이트라이드층을 포함할 수 있다. 상기 배리어층(BRL)은 화학기상증착, 열증착, 스퍼터링 방식 등에 의해 형성될 수 있다.
다음, 상기 배리어층(BRL) 상에 상기 확산방지층(DPL)을 형성한다(S30). 상기 확산방지층(DPL)은 상기 배리어층(BRL)으로부터 발생된 수소가 상기 제1 박막 트랜지스터(TFT1: 도 5 참조) 및 상기 제2 박막 트랜지스터(TFT2: 도 6 참조)로 확산되는 것을 방지한다.
상기 배리어층(BRL)을 구성하는 상기 실리콘 옥사이드 및 상기 실리콘 나이트라이드는 수소를 포함한다. 이후 공정에서 상기 배리어층(BRL)으로부터 분해된(이탈된) 수소는 또 다른 불순물이 된다. 특히, 상기 수소가 상기 제1 반도체 패턴(AL1) 및 상기 제2 반도체 패턴(AL2)에 진입하면, 상기 제1 박막 트랜지스터(TFT1) 및 상기 제2 박막 트랜지스터(TFT2)의 전자이동도가 감소된다.
본 발명에 따른 표시패널의 제조방법은 상기 배리어층(BRL)을 형성한 직후에 탈수소 공정은 수행되지 않는다. 상기 탈수소 공정은 450도 이상에서 수행되는데, 이는 상기 플라스틱 기판(SUB)의 변형을 가져오기 때문이다.
상기 확산방지층(DPL)은 상기 탈수소 공정을 대체한다. 상기 탈수소 공정이 수행되지 않더라도, 상기 배리어층(BRL)으로부터 분해된 수소는 상기 제1 박막 트랜지스터(TFT1) 및 상기 제2 박막 트랜지스터(TFT2)에 접근하기 이전에 제거된다. 상기 확산방지층(DPL)에서 분해된 산소와 결합하여 수증기로 배출되리 때문이다.
상기 확산방지층(DPL)은 금속산화물과 상기 금속산화물로부터 환원된 금속을 포함한다. 상기 확산방지층(DPL)은 산소 분위기에서 쉽게 산화된 구리 산화물과 수소 분위기에서 쉽게 환원된 구리를 포함한다.
상기 확산방지층(DPL)의 두께 방향에서 상기 환원된 금속의 농도는 상기 배리어층(BRL)에 인접할수록 증가된다. 상기 확산방지층(DPL)과 상기 배리어층(BRL)으로부터 발생된 수소의 반응 확률은 상기 배리어층(BRL)에 인접할수록 높아지기 때문이다.
도 7에 도시된 것과 같이, 상기 확산방지층(DPL)은 상기 금속산화물층(MOL)과 금속층(ML)을 포함할 수 있다. 상기 확산방지층(DPL)이 형성되는 공정은 아래와 같다. 상기 배리어층(BRL) 상에 스퍼터링 방식으로 금속층을 형성한다. 약 200℃의 산소 분위기하에서 상기 금속층을 산화시켜 금속산화물층을 형성한다. 약 300℃에서 상기 금속산화물층 중 일부는 상기 배리어층(BRL)으로부터 분해된 수소에 의해 금속층으로 환원된다. 그에 따라 상기 금속산화물층(MOL)과 금속층(ML)을 포함하는 상기 확산방지층(DPL)이 형성된다.
상기 금속산화물이 환원되어 형성된 상기 금속층(ML)은 상기 금속산화물층(MOL)의 하측에 배치되어 상기 배리어층(BRL)에 접촉된다. 상기 금속층(ML)의 두께는 환원 정도에 의해 결정되는데, 상기 확산방지층(DPL)의 영역에 따라 환원 정도는 서로 다르기 때문에 영역마다 서로 두께를 가질 수 있다.
상기 금속층(ML)은 상기 플라스틱 기판(SUB) 내부에 잔류하는 전하들을 차폐한다. 이후 공정에서 상기 플라스틱 기판(SUB) 내부에 잔류하는 전하들이 상기 화소(PX(3,i): 도 4 참조)로 진입되는 것을 방지한다.
그밖에 상기 확산방지층(DPL)은 납(Pb), 니켈(Ni), 주석(Sn), 철(Fe), 은(Ag)으로부터 형성될 수 있다. 상기 확산방지층(DPL)은 상기 나열된 금속들의 금속산화물들 및 상기 금속산화물들로부터 환원된 금속들을 포함할 수 있다. 다시말해, 상기 금속산화물들은 납 산화물(PbO), 니켈 산화물(NiO), 주석 산화물(SnO2), 철 산화물(Fe2O3), 은 산화물(AgO)를 포함한다.
다음, 상기 확산방지층(DPL) 상에 상기 버퍼층(BFL)을 형성한다(S40). 상기 버퍼층(BFL)은 상기 제1 반도체 패턴(AL1) 및 상기 제2 반도체 패턴(AL2)의 접착력을 향상시킨다.
상기 버퍼층(BFL)은 실리콘 옥사이드 및 실리콘 나이트라이드 중 적어도 어느 하나를 포함한다. 상기 버퍼층(BFL)은 복수 개의 박막들을 포함할 수 있다. 상기 버퍼층(BFL)은 교번하게 적층된 실리콘 옥사이드층과 실리콘 나이트라이드층을 포함할 수 있다. 상기 버퍼층(BFL)은 화학기상증착, 열증착, 스퍼터링 등에 의해 형성될 수 있다.
상기 버퍼층(BFL)은 상기 배리어층(BRL)과 동일한 물질로 구성될 수 있다. 분순물 차단의 기능을 갖는 상기 배리어층(BRL)의 두께(TH1)는 상기 버퍼층(BFL)의 두께(TH2)보다 크다. 상기 버퍼층(BFL)은 상기 확산방지층(DPL)을 커버하면 충분하므로 상기 배리어층(BRL)보다 작은 두께를 갖는다. 또한, 상기 버퍼층(BFL)으로부터 분해된(이탈된) 수소의 양을 감소시키기 위해 작은 두께를 갖는 것이 더욱 바람직하다.
상기 실리콘 옥사이드 및 상기 실리콘 나이트라이드 중 적어도 어느 하나를 포함하는 상기 버퍼층(BFL)은 상기 확산방지층(DPL)의 층구조에도 영향을 미칠 수 있다. 상기 확산방지층(DPL)의 상기 금속산화물이 상기 버퍼층(BFL)으로부터 분해된 수소에 의해 환원될 수 있기 때문이다.
다시 말해, 상기 버퍼층(BFL)의 하측에 배치된 상기 확산방지층(DPL)은 2개의 금속층들과 그 사이에 배치된 금속 산화물층을 포함할 수 있다. 상기 2개의 금속층들 중 상기 배리어층(BRL)에 인접한 금속층이 더 큰 평균 두께를 갖는다.
이후, 상기 버퍼층(BFL) 상에 복수 개의 게이트 라인들(G1~Gn: 도 1 참조), 복수 개의 데이터 라인들(D1~Dm: 도 1 참), 및 복수 개의 화소들(PX(1,1)~PX(n,m): 도 1 참)을 형성한다(S50). 상기 복수 개의 게이트 라인들(G1~Gn), 상기 복수 개의 데이터 라인들(D1~Dm), 및 상기 복수 개의 화소들(PX(1,1)~PX(n,m)은 증착, 포토리소그래프 공정을 포함하는 통상의 유기발광 표시패널의 제조방법에 따라 형성될 수 있다.
마지막으로 상기 복수 개의 게이트 라인들(G1~Gn), 상기 복수 개의 데이터 라인들(D1~Dm), 및 상기 복수 개의 화소들(PX(1,1)~PX(n,m)이 상기 버퍼층(BFL) 상에 형성된 이후에 상기 희생기판과 상기 플라스틱 기판(SUB)을 분리한다(S60).
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 타이밍 제어부 200: 게이트 구동부
300: 데이터 구동부 DP: 표시패널
OLED: 유기발광다이오드 ELVDD: 제1 전원전압
ELVSS: 제2 전원전압 BRL: 배리어층
DPL: 확산방지층 BFL: 버퍼층
300: 데이터 구동부 DP: 표시패널
OLED: 유기발광다이오드 ELVDD: 제1 전원전압
ELVSS: 제2 전원전압 BRL: 배리어층
DPL: 확산방지층 BFL: 버퍼층
Claims (19)
- 플라스틱 기판;
상기 플라스틱 기판 상에 배치된 버퍼층;
박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 이미지 소자를 포함하고, 상기 버퍼층 상에 배치된 화소;
상기 플라스틱 기판 상에 배치되고, 상기 플라스틱 기판의 불순물로부터 상기 화소를 보호하는 배리어층; 및
상기 배리어층과 상기 버퍼층 사이에 배치되고, 상기 배리어층으로부터 발생된 수소가 상기 박막 트랜지스터로 확산되는 것을 방지하는 확산방지층;을 포함하고,
상기 확산방지층은,
금속산화물을 포함하는 금속산화물층; 및
상기 금속산화물로부터 환원된 금속을 포함하고, 상기 금속산화물층과 상기 배리어층 사이에 배치된 제1 금속층을 포함하는 표시패널. - 제1 항에 있어서,
상기 버퍼층은 실리콘 옥사이드 및 실리콘 나이트라이드 중 적어도 어느 하나를 포함하는 것을 특징으로 포함하는 표시패널. - 제2 항에 있어서,
상기 확산방지층은,
상기 금속산화물로부터 환원된 상기 금속을 포함하고, 상기 금속산화물층 상에 배치된 제2 금속층을 더 포함하는 표시패널. - 제1 항에 있어서,
상기 확산방지층은 금속산화물 및 상기 금속산화물로부터 환원된 금속을 포함하는 표시패널. - 제4 항에 있어서,
상기 금속산화물은 구리산화물(CuO), 납 산화물(PbO), 니켈 산화물(NiO), 주석 산화물(SnO2), 철 산화물(Fe2O3), 은 산화물(AgO)을 포함하고, 상기 금속은 구리, 납(Pb), 니켈(Ni), 주석(Sn), 철(Fe), 은(Ag)을 포함하는 것을 특징으로 하는 표시패널. - 제4 항에 있어서,
상기 확산방지층의 두께 방향에서 상기 금속의 농도는 상기 배리어층에 인접할수록 증가하는 것을 특징으로 하는 표시패널. - 제1 항에 있어서,
상기 배리어층은 실리콘 옥사이드 및 실리콘 나이트라이드 중 적어도 어느 하나를 포함하는 것을 특징으로 포함하는 표시패널. - 제7 항에 있어서,
상기 버퍼층은 상기 배리어층과 동일한 물질을 포함하는 것을 특징으로 포함하는 표시패널. - 제8 항에 있어서,
상기 버퍼층은 상기 배리어층보다 작은 두께를 갖는 것을 특징으로 포함하는 표시패널. - 제1 항에 있어서,
상기 박막 트랜지스터는,
상기 버퍼층 상에 배치된 반도체 패턴;
절연층을 사이에 두고 상기 반도체 패턴 상에 배치된 제어전극;
상기 반도체 패턴에 연결된 입력전극; 및
상기 입력전극과 이격되어 배치되고, 상기 반도체 패턴에 연결된 출력전극을 포함하는 표시패널. - 제10 항에 있어서,
상기 반도체 패턴은 아몰포스 실리콘을 포함하는 표시패널. - 제10 항에 있어서,
상기 이미지 소자는 유기발광다이오드인 것을 특징으로 포함하는 표시패널. - 제1 항에 있어서,
상기 플라스틱 기판은 폴리이미드를 포함하는 것을 특징으로 포함하는 표시패널. - 희생기판과 플라스틱 기판을 부착하는 단계;
상기 플라스틱 기판 상에 배리어층을 형성하는 단계;
상기 배리어층 상에 금속산화물 및 상기 금속산화물로부터 환원된 금속을 포함하는 확산방지층을 형성하는 단계;
상기 확산방지층 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 화소를 형성하는 단계; 및
상기 희생기판과 상기 플라스틱 기판을 분리하는 단계를 포함하고,
상기 확산방지층은,
금속산화물을 포함하는 금속산화물층; 및
상기 금속산화물로부터 환원된 금속을 포함하고, 상기 금속산화물층과 상기 배리어층 사이에 배치된 제1 금속층을 포함하는 표시패널의 제조방법. - 제14 항에 있어서,
상기 금속산화물은 구리산화물(CuO), 납 산화물(PbO), 니켈 산화물(NiO), 주석 산화물(SnO2), 철 산화물(Fe2O3), 은 산화물(AgO)을 포함하고, 상기 금속은 구리, 납(Pb), 니켈(Ni), 주석(Sn), 철(Fe), 은(Ag)을 포함하는 것을 특징으로 하는 표시패널의 제조방법. - 제14 항에 있어서,
상기 확산방지층의 두께 방향에서 상기 금속의 농도는 상기 배리어층에 인접할수록 증가하는 것을 특징으로 하는 표시패널의 제조방법. - 제14 항에 있어서,
상기 배리어층은 실리콘 옥사이드 및 실리콘 나이트라이드 중 적어도 어느 하나를 포함하는 것을 특징으로 포함하는 표시패널의 제조방법. - 제17 항에 있어서,
상기 버퍼층은 상기 배리어층과 동일한 물질을 포함하는 것을 특징으로 포함하는 표시패널의 제조방법. - 삭제
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