JPH0766197A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0766197A JPH0766197A JP23239493A JP23239493A JPH0766197A JP H0766197 A JPH0766197 A JP H0766197A JP 23239493 A JP23239493 A JP 23239493A JP 23239493 A JP23239493 A JP 23239493A JP H0766197 A JPH0766197 A JP H0766197A
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Abstract
(57)【要約】
【目的】 素子の特性を劣化させる大きな要因となる界
面準位を、素子の上層に水素に対するバリアがあって
も、水素によりターミネートすることによって界面準位
による特性劣化をなくすことのできる新規な半導体装置
の製造方法を提供する。 【構成】 表面に半導体素子が形成された基板１の裏面
１ａに水素を多量に含んだ例えばプラズマシリコンナイ
トライド（Ｐ−ＳｉＮ）からなる水素含有膜７を形成
し、その後、該水素含有膜７に対して３００〜５００℃
の温度で熱処理を施す。
面準位を、素子の上層に水素に対するバリアがあって
も、水素によりターミネートすることによって界面準位
による特性劣化をなくすことのできる新規な半導体装置
の製造方法を提供する。 【構成】 表面に半導体素子が形成された基板１の裏面
１ａに水素を多量に含んだ例えばプラズマシリコンナイ
トライド（Ｐ−ＳｉＮ）からなる水素含有膜７を形成
し、その後、該水素含有膜７に対して３００〜５００℃
の温度で熱処理を施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に素子の特性を劣化させる大きな要因となる界面
準位を少なくすることのできる新規な半導体装置の製造
方法に関する。
法、特に素子の特性を劣化させる大きな要因となる界面
準位を少なくすることのできる新規な半導体装置の製造
方法に関する。
【０００２】
【従来の技術】ＣＣＤ、ＭＯＳＩＣ、ＣＭＯＳＩＣやＢ
ｉＣＭＯＳＩＣ等ＭＯＳ型の半導体素子においては、シ
リコン基板やシリコン薄膜等のシリコンと、ＳｉＯ2 と
の界面に存在する準位、即ち界面準位がしきい値電圧Ｖ
thの不安定化要因となったり、暗電流発生原因になった
り、信号電荷転送効率の劣化要因となったりする。
ｉＣＭＯＳＩＣ等ＭＯＳ型の半導体素子においては、シ
リコン基板やシリコン薄膜等のシリコンと、ＳｉＯ2 と
の界面に存在する準位、即ち界面準位がしきい値電圧Ｖ
thの不安定化要因となったり、暗電流発生原因になった
り、信号電荷転送効率の劣化要因となったりする。
【０００３】また、ＴＦＴ等のＳＯＩ上にＭＯＳトラン
ジスタを持つ構造のものやアモルファスシリコンで半導
体素子を形成したものにおいてはシリコングレインの表
面の界面準位が移動度を低下させる要因となる。という
のは、界面準位は各シリコンの持つ４つの手のうちの少
なくとも一つが空きとなりそこにエレクトロンが入って
クーロリン力によりキャリアのパスに影響を及ぼす可能
性があるからである。この界面準位は一般に１〜２×１
０10／ｃｍ2 程度までは許容されるがそれより高い濃度
になると許容されない。
ジスタを持つ構造のものやアモルファスシリコンで半導
体素子を形成したものにおいてはシリコングレインの表
面の界面準位が移動度を低下させる要因となる。という
のは、界面準位は各シリコンの持つ４つの手のうちの少
なくとも一つが空きとなりそこにエレクトロンが入って
クーロリン力によりキャリアのパスに影響を及ぼす可能
性があるからである。この界面準位は一般に１〜２×１
０10／ｃｍ2 程度までは許容されるがそれより高い濃度
になると許容されない。
【０００４】そこで、界面準位、即ち界面の活性なシリ
コンＳｉの手（ダングリングボンド）に水素を結合させ
ることにより水素とシリコンＳｉとを共有結合させ、キ
ャリアのパスに悪影響を及ぼすクーロン力の発生する余
地をなくすことが従来からよく行われてきた。このシリ
コンＳｉのダングリングボンドに水素を結合させること
を本明細書において便宜上「水素化」と称することとす
る。そして、従来において水素化は、例えば図２（Ａ）
に示すように半導体素子の形成された基板の表面にプラ
ズマシリコンナイトライド（ＳｉＮ）膜を形成し、その
後図２（Ｂ）に示すように例えば４００℃で熱処理する
という方法で行われた。
コンＳｉの手（ダングリングボンド）に水素を結合させ
ることにより水素とシリコンＳｉとを共有結合させ、キ
ャリアのパスに悪影響を及ぼすクーロン力の発生する余
地をなくすことが従来からよく行われてきた。このシリ
コンＳｉのダングリングボンドに水素を結合させること
を本明細書において便宜上「水素化」と称することとす
る。そして、従来において水素化は、例えば図２（Ａ）
に示すように半導体素子の形成された基板の表面にプラ
ズマシリコンナイトライド（ＳｉＮ）膜を形成し、その
後図２（Ｂ）に示すように例えば４００℃で熱処理する
という方法で行われた。
【０００５】というのは、プラズマＳｉＮ膜は一般にア
ンモニアガスとジクロールシランガスを反応ガスとして
供給して形成される関係上、膜中に水素を多量に含み
（例えば数十ａｔ％）、そのプラズマＳｉＮ膜中に水素
が熱処理により基板表面に拡散するので水素化が可能に
なるからである。尚、図面において、１はシリコン半導
体基板、２はＳｉＯ2 からなるゲート絶縁膜、３はＳｉ
Ｎ（減圧ＣＶＤ等により形成したＳｉＮ）からなるゲー
ト絶縁膜４は転送電極、５は層間膜、６は層間膜５上に
形成されたアルミニウム膜、７は水素を多量に含んだプ
ラズマＳｉＮ膜である。
ンモニアガスとジクロールシランガスを反応ガスとして
供給して形成される関係上、膜中に水素を多量に含み
（例えば数十ａｔ％）、そのプラズマＳｉＮ膜中に水素
が熱処理により基板表面に拡散するので水素化が可能に
なるからである。尚、図面において、１はシリコン半導
体基板、２はＳｉＯ2 からなるゲート絶縁膜、３はＳｉ
Ｎ（減圧ＣＶＤ等により形成したＳｉＮ）からなるゲー
ト絶縁膜４は転送電極、５は層間膜、６は層間膜５上に
形成されたアルミニウム膜、７は水素を多量に含んだプ
ラズマＳｉＮ膜である。
【０００６】
【発明が解決しようとする課題】ところで、従来の水素
化方法によれば、水素化の対象とすべき界面準位のある
部分よりも上層に減圧ＣＶＤ法等プラズマＣＶＤ法以外
の方法で形成したＳｉＮ膜３がある場合には充分な水素
化が難しいという問題があった。というのは、プラズマ
ＣＶＤ以外の方法で形成したＳｉＮ膜はその緻密性の故
に水素の熱拡散に対してのバリアとなり、ＳｉＮ膜を迂
回した僅かな水素だけがダングリングボンドをターミネ
ートし得るに過ぎないからである。従って、特性の劣化
の原因となる界面準位を水素によって充分にターミネー
トすることができず、そのことがより一層の特性の向上
を阻む大きな要因となっていた。
化方法によれば、水素化の対象とすべき界面準位のある
部分よりも上層に減圧ＣＶＤ法等プラズマＣＶＤ法以外
の方法で形成したＳｉＮ膜３がある場合には充分な水素
化が難しいという問題があった。というのは、プラズマ
ＣＶＤ以外の方法で形成したＳｉＮ膜はその緻密性の故
に水素の熱拡散に対してのバリアとなり、ＳｉＮ膜を迂
回した僅かな水素だけがダングリングボンドをターミネ
ートし得るに過ぎないからである。従って、特性の劣化
の原因となる界面準位を水素によって充分にターミネー
トすることができず、そのことがより一層の特性の向上
を阻む大きな要因となっていた。
【０００７】本発明はこのような問題点を解決すべく為
されたものであり、素子の特性を劣化させる大きな要因
となる界面準位を少なくすることのできる新規な半導体
装置の製造方法を提供することを目的とする。
されたものであり、素子の特性を劣化させる大きな要因
となる界面準位を少なくすることのできる新規な半導体
装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明半導体装置の製造
方法は、表面に半導体素子が形成された基板の裏面に水
素を多量に含んだ水素含有膜を形成し、その後、上記水
素含有膜に対して熱処理を施すことを特徴とする。
方法は、表面に半導体素子が形成された基板の裏面に水
素を多量に含んだ水素含有膜を形成し、その後、上記水
素含有膜に対して熱処理を施すことを特徴とする。
【０００９】
【作用】本発明半導体装置の製造方法によれば、水素を
多量に含んだ水素含有膜を基板の裏面に形成したうえで
熱処理するので、水素は熱により基板の裏側から拡散し
て半導体素子の界面準位をターミネートする。従って、
水素化の対象とする界面準位よりも上層に例えば減圧Ｃ
ＶＤによるＳｉＮ膜の如きバリアがあったとしても半導
体素子の界面準位がそのバリアによりターミネートを妨
げられることはない。依って、より完璧な水素化を行う
ことができる。
多量に含んだ水素含有膜を基板の裏面に形成したうえで
熱処理するので、水素は熱により基板の裏側から拡散し
て半導体素子の界面準位をターミネートする。従って、
水素化の対象とする界面準位よりも上層に例えば減圧Ｃ
ＶＤによるＳｉＮ膜の如きバリアがあったとしても半導
体素子の界面準位がそのバリアによりターミネートを妨
げられることはない。依って、より完璧な水素化を行う
ことができる。
【００１０】
【実施例】以下、本発明半導体装置の製造方法を図示実
施例に従って詳細に説明する。図１（Ａ）、（Ｂ）は本
発明半導体装置の製造方法の一つの実施例を工程順に示
す断面図である。（Ａ）減圧ＣＶＤにより形成したＳｉ
Ｎ膜をゲート絶縁膜の一部として使用したＣＣＤの素子
形成を終了し、最後の表面保護膜を形成した後、図１
（Ａ）に示すように半導体基板、即ち半導体ウェハ１の
裏面１ａに水素を多量に含んだ水素含有膜としてプラズ
マＳｉＮ膜（厚さ数十ｎｍ）７を形成する。なお、図
１、図２を通して同一の符号は同一の部分を示した。
施例に従って詳細に説明する。図１（Ａ）、（Ｂ）は本
発明半導体装置の製造方法の一つの実施例を工程順に示
す断面図である。（Ａ）減圧ＣＶＤにより形成したＳｉ
Ｎ膜をゲート絶縁膜の一部として使用したＣＣＤの素子
形成を終了し、最後の表面保護膜を形成した後、図１
（Ａ）に示すように半導体基板、即ち半導体ウェハ１の
裏面１ａに水素を多量に含んだ水素含有膜としてプラズ
マＳｉＮ膜（厚さ数十ｎｍ）７を形成する。なお、図
１、図２を通して同一の符号は同一の部分を示した。
【００１１】次に、図１（Ｂ）に示すように、３００〜
５００℃、例えば４００℃の温度で熱処理を施すことに
よりプラズマＳｉＮ膜７中の水素を水素化すべき界面準
位のある半導体基板１表面上に拡散させる。例えばシリ
コンウェハ１の厚さが５００μｍ程度であれば４００
℃、１０分間以上の熱処理で充分な水素化、即ち、半導
体基板１とＳｉＯ2 からなるゲート絶縁膜２との界面の
準位の水素による充分なターミネートを行うことができ
る。勿論、水素含有膜であるプラズマＳｉＮ膜７はウェ
ハ１の裏面１ａに形成されているので、バリアとなるも
のがなく、従ってバリアに阻まれることなく水素化、即
ちダングリングボンドが水素によりターミネートされる
ようにすることができる。
５００℃、例えば４００℃の温度で熱処理を施すことに
よりプラズマＳｉＮ膜７中の水素を水素化すべき界面準
位のある半導体基板１表面上に拡散させる。例えばシリ
コンウェハ１の厚さが５００μｍ程度であれば４００
℃、１０分間以上の熱処理で充分な水素化、即ち、半導
体基板１とＳｉＯ2 からなるゲート絶縁膜２との界面の
準位の水素による充分なターミネートを行うことができ
る。勿論、水素含有膜であるプラズマＳｉＮ膜７はウェ
ハ１の裏面１ａに形成されているので、バリアとなるも
のがなく、従ってバリアに阻まれることなく水素化、即
ちダングリングボンドが水素によりターミネートされる
ようにすることができる。
【００１２】従って、本半導体装置の製造方法により完
璧な界面準位の水素によるターミネートが可能になり、
特性の向上を図ることができる。尚、本半導体装置の製
造方法を実施するにあたり、プラズマＳｉＮ膜７の形成
は、素子形成途中の膜、特にＳｉＮ膜を除去した後に行
うことが好ましい。
璧な界面準位の水素によるターミネートが可能になり、
特性の向上を図ることができる。尚、本半導体装置の製
造方法を実施するにあたり、プラズマＳｉＮ膜７の形成
は、素子形成途中の膜、特にＳｉＮ膜を除去した後に行
うことが好ましい。
【００１３】また、プラズマＳｉＮ膜７の形成は、本実
施例のように、表面保護膜形成後に行っているが、重要
なことは６００℃以上というような高い温度での熱処理
がすべて終った後にプラズマＳｉＮ膜７の形成を行わな
ければならないということである。というのは、６００
℃以上の温度による熱処理によって水素が外向拡散して
基板から外部に出ていってしまう虞れがあるからであ
る。また、プラズマＳｉＮ膜７の形成、水素拡散のため
の熱処理は、プラズマエッチング等種々のダメージを受
けるような工程の後に行えば、水素化及びその水素化維
持をより有効に行うことができる。
施例のように、表面保護膜形成後に行っているが、重要
なことは６００℃以上というような高い温度での熱処理
がすべて終った後にプラズマＳｉＮ膜７の形成を行わな
ければならないということである。というのは、６００
℃以上の温度による熱処理によって水素が外向拡散して
基板から外部に出ていってしまう虞れがあるからであ
る。また、プラズマＳｉＮ膜７の形成、水素拡散のため
の熱処理は、プラズマエッチング等種々のダメージを受
けるような工程の後に行えば、水素化及びその水素化維
持をより有効に行うことができる。
【００１４】尚、従来のように基板１の表面をプラズマ
ＳｉＮ膜７で覆ったうえで基板１の裏面にもプラズマＳ
ｉＮ膜７を形成するようにしても良い。このようにする
と、水素を基板１の表裏両面のプラズマＳｉＮ膜７・７
間に水素を閉じ込めることができるのでより効果的に水
素化することができる。尚、水素化のためにウェハ１の
裏面１ａに形成したプラズマＳｉＮ膜７はその後除去し
ても良いし、除去しないままパッケージングしても良
い。
ＳｉＮ膜７で覆ったうえで基板１の裏面にもプラズマＳ
ｉＮ膜７を形成するようにしても良い。このようにする
と、水素を基板１の表裏両面のプラズマＳｉＮ膜７・７
間に水素を閉じ込めることができるのでより効果的に水
素化することができる。尚、水素化のためにウェハ１の
裏面１ａに形成したプラズマＳｉＮ膜７はその後除去し
ても良いし、除去しないままパッケージングしても良
い。
【００１５】本発明半導体装置の製造方法は半導体基板
の表面に半導体素子を形成したタイプの半導体装置のみ
ならず、ＴＦＴ等のようにＳＯＩ上にＭＯＳトランジス
タを形成したタイプのものにも適用することができる。
の表面に半導体素子を形成したタイプの半導体装置のみ
ならず、ＴＦＴ等のようにＳＯＩ上にＭＯＳトランジス
タを形成したタイプのものにも適用することができる。
【００１６】
【発明の効果】本発明半導体装置の製造方法は、表面に
半導体素子が形成された基板の裏面に水素を多量に含ん
だ水素含有膜を形成し、その後、該水素含有膜に対して
熱処理を施すことを特徴とするものである。従って、本
発明半導体装置の製造方法によれば、水素を多量に含ん
だ水素含有膜を基板の裏面に形成したうえで熱処理する
ので、水素は熱により基板の裏側から拡散して半導体素
子の界面準位が水素でターミネートされる。従って、水
素化の対象とする界面準位よりも上層に例えば減圧ＣＶ
ＤによるＳｉＮ膜の如きバリアがあったとしても半導体
素子の界面準位がそのバリアにより水素でのターミネー
トを妨げられることはない。依って、より完璧な水素化
を行うことができる。
半導体素子が形成された基板の裏面に水素を多量に含ん
だ水素含有膜を形成し、その後、該水素含有膜に対して
熱処理を施すことを特徴とするものである。従って、本
発明半導体装置の製造方法によれば、水素を多量に含ん
だ水素含有膜を基板の裏面に形成したうえで熱処理する
ので、水素は熱により基板の裏側から拡散して半導体素
子の界面準位が水素でターミネートされる。従って、水
素化の対象とする界面準位よりも上層に例えば減圧ＣＶ
ＤによるＳｉＮ膜の如きバリアがあったとしても半導体
素子の界面準位がそのバリアにより水素でのターミネー
トを妨げられることはない。依って、より完璧な水素化
を行うことができる。
【図１】（Ａ）、（Ｂ）は本発明半導体装置の製造方法
の一つの実施例を工程順に示す断面図である。
の一つの実施例を工程順に示す断面図である。
【図２】（Ａ）、（Ｂ）は従来例を工程順に示す断面図
である。
である。
１ 基板 １ａ 基板の裏面 ７ 水素含有膜（プラズマＳｉＮ膜）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/339
Claims (3)
- 【請求項１】 表面に半導体素子が形成された基板の裏
面に水素を多量に含んだ水素含有膜を形成し、 その後、上記水素含有膜に対して熱処理を施すことを特
徴とする半導体装置の製造方法 - 【請求項２】 水素含有膜がプラズマシリコナイトライ
ドからなることを特徴とする請求項１記載の半導体装置
の製造方法 - 【請求項３】 熱処理の温度が３００〜５００℃である
ことを特徴とする請求項１又は２記載の半導体装置の製
造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23239493A JPH0766197A (ja) | 1993-08-25 | 1993-08-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23239493A JPH0766197A (ja) | 1993-08-25 | 1993-08-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766197A true JPH0766197A (ja) | 1995-03-10 |
Family
ID=16938561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23239493A Pending JPH0766197A (ja) | 1993-08-25 | 1993-08-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766197A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0714132A3 (en) * | 1994-11-22 | 2000-06-28 | AT&T Corp. | System and method for manufacturing gate oxide capacitors including wafer backside dielectric and implantation electron flood gun current control, and gate oxide capacitor made by same |
| US9082822B2 (en) | 2011-03-03 | 2015-07-14 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| WO2015190298A1 (ja) * | 2014-06-11 | 2015-12-17 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP2016009868A (ja) * | 2014-06-24 | 2016-01-18 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体ウエハを処理するための方法 |
-
1993
- 1993-08-25 JP JP23239493A patent/JPH0766197A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0714132A3 (en) * | 1994-11-22 | 2000-06-28 | AT&T Corp. | System and method for manufacturing gate oxide capacitors including wafer backside dielectric and implantation electron flood gun current control, and gate oxide capacitor made by same |
| US9082822B2 (en) | 2011-03-03 | 2015-07-14 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| WO2015190298A1 (ja) * | 2014-06-11 | 2015-12-17 | ソニー株式会社 | 半導体装置およびその製造方法 |
| CN106463460A (zh) * | 2014-06-11 | 2017-02-22 | 索尼公司 | 半导体装置及其制造方法 |
| US20170207223A1 (en) * | 2014-06-11 | 2017-07-20 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US9917091B2 (en) | 2014-06-11 | 2018-03-13 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| TWI655716B (zh) * | 2014-06-11 | 2019-04-01 | 日商新力股份有限公司 | Semiconductor device and method of manufacturing same |
| JP2016009868A (ja) * | 2014-06-24 | 2016-01-18 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体ウエハを処理するための方法 |
| US9754787B2 (en) | 2014-06-24 | 2017-09-05 | Infineon Technologies Ag | Method for treating a semiconductor wafer |
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