JPH04367276A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH04367276A JPH04367276A JP16899791A JP16899791A JPH04367276A JP H04367276 A JPH04367276 A JP H04367276A JP 16899791 A JP16899791 A JP 16899791A JP 16899791 A JP16899791 A JP 16899791A JP H04367276 A JPH04367276 A JP H04367276A
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- thin film
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタおよ
びその製造方法に関し、特にアモルファスシリコンを活
性層とする逆スタガ型の薄膜トランジスタとその製造方
法に関する。
びその製造方法に関し、特にアモルファスシリコンを活
性層とする逆スタガ型の薄膜トランジスタとその製造方
法に関する。
【０００２】
【従来の技術】従来のアモルファスシリコン薄膜トラン
ジスタの製造方法を図３を参照して説明する。ガラス基
板１上にクロムを膜厚１４０ｎｍに成膜し、パターニン
グすることによりゲート電極２を形成する。次に、ゲー
ト絶縁膜となる窒化シリコン膜３を膜厚４００ｎｍに、
動作層となるノンドープアモルファスシリコン膜（以下
、ａ−Ｓｉ膜と記す）４を膜厚３００ｎｍに、オーミッ
クコンタクトを得るためのリン（Ｐ）ドープアモルファ
スシリコン膜（以下、ｎ＋型ａ−Ｓｉ膜と記す）５を膜
厚５０ｎｍにそれぞれプラズマＣＶＤ法により成膜し、
素子部以外のアモルファスシリコンを除去する。
ジスタの製造方法を図３を参照して説明する。ガラス基
板１上にクロムを膜厚１４０ｎｍに成膜し、パターニン
グすることによりゲート電極２を形成する。次に、ゲー
ト絶縁膜となる窒化シリコン膜３を膜厚４００ｎｍに、
動作層となるノンドープアモルファスシリコン膜（以下
、ａ−Ｓｉ膜と記す）４を膜厚３００ｎｍに、オーミッ
クコンタクトを得るためのリン（Ｐ）ドープアモルファ
スシリコン膜（以下、ｎ＋型ａ−Ｓｉ膜と記す）５を膜
厚５０ｎｍにそれぞれプラズマＣＶＤ法により成膜し、
素子部以外のアモルファスシリコンを除去する。
【０００３】その後、膜厚２００ｎｍにクロム膜を成膜
し、これをパターニングすることにより、ドレイン電極
６、ソース電極７を形成する。次に、ドレイン電極６、
ソース電極７間のｎ＋ 型ａ−Ｓｉをエッチング除去す
ることにより、両電極の分離を行う。
し、これをパターニングすることにより、ドレイン電極
６、ソース電極７を形成する。次に、ドレイン電極６、
ソース電極７間のｎ＋ 型ａ−Ｓｉをエッチング除去す
ることにより、両電極の分離を行う。
【０００４】次に、ドレイン電極６、ソース電極７間の
、エッチングにより露出したａ−Ｓｉ４の表面、即ち、
バックチャネル部を不動態化するために、プラズマＣＶ
Ｄ法により全面に窒化シリコン膜８を形成する。
、エッチングにより露出したａ−Ｓｉ４の表面、即ち、
バックチャネル部を不動態化するために、プラズマＣＶ
Ｄ法により全面に窒化シリコン膜８を形成する。
【０００５】この薄膜トランジスタでは、ドレイン電極
６とソース電極７に対するコンタクト領域としてｎ＋
型ａ−Ｓｉを用いているため、電流は電子の伝導による
ものであり、正孔はコンタクト部でブロックされ、チャ
ネル部には注入されない。
６とソース電極７に対するコンタクト領域としてｎ＋
型ａ−Ｓｉを用いているため、電流は電子の伝導による
ものであり、正孔はコンタクト部でブロックされ、チャ
ネル部には注入されない。
【０００６】
【発明が解決しようとする課題】この従来のアモルファ
スシリコン薄膜トランジスタでは、動作層のａ−Ｓｉが
弱いｎ型半導体であるため、保護膜となる窒化シリコン
中または保護膜上部に正の電荷が存在すると、バックチ
ャネル界面に電子が誘起され、ここがより電子濃度の高
いｎ型に変換される。このためトランジスタのオフ状態
においてもバックチャネル部に電流が流れ、リーク不良
となる。
スシリコン薄膜トランジスタでは、動作層のａ−Ｓｉが
弱いｎ型半導体であるため、保護膜となる窒化シリコン
中または保護膜上部に正の電荷が存在すると、バックチ
ャネル界面に電子が誘起され、ここがより電子濃度の高
いｎ型に変換される。このためトランジスタのオフ状態
においてもバックチャネル部に電流が流れ、リーク不良
となる。
【０００７】
【課題を解決するための手段】本発明の薄膜トランジス
タは、ゲート電極上にゲート絶縁膜を介してアモルファ
スシリコン層が形成され、該アモルファスシリコン層上
に絶縁性保護膜が形成されたものであり、そして前記絶
縁性保護膜下のアモルファスシリコン層の表面はｐ型化
されていることを特徴としている。
タは、ゲート電極上にゲート絶縁膜を介してアモルファ
スシリコン層が形成され、該アモルファスシリコン層上
に絶縁性保護膜が形成されたものであり、そして前記絶
縁性保護膜下のアモルファスシリコン層の表面はｐ型化
されていることを特徴としている。
【０００８】また、その製造方法は、アモルファスシリ
コンの表面を、ＩＩＩ族元素を含むプラズマ中で処理し
、引き続き真空を破ることなくプラズマＣＶＤ法により
絶縁膜を形成する工程を含んでいる。
コンの表面を、ＩＩＩ族元素を含むプラズマ中で処理し
、引き続き真空を破ることなくプラズマＣＶＤ法により
絶縁膜を形成する工程を含んでいる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す断面
図である。同図において、１はガラス基板、２はクロム
からなるゲート電極、３はゲート絶縁膜となる窒化シリ
コン膜、４はａ−Ｓｉ膜、５はｎ＋ 型ａ−Ｓｉ膜、６
、７はそれぞれドレイン電極とソース電極、８は保護膜
である窒化シリコン膜、９はａ−Ｓｉ膜４の表面に形成
されたｐ型変換層である。
て説明する。図１は、本発明の第１の実施例を示す断面
図である。同図において、１はガラス基板、２はクロム
からなるゲート電極、３はゲート絶縁膜となる窒化シリ
コン膜、４はａ−Ｓｉ膜、５はｎ＋ 型ａ−Ｓｉ膜、６
、７はそれぞれドレイン電極とソース電極、８は保護膜
である窒化シリコン膜、９はａ−Ｓｉ膜４の表面に形成
されたｐ型変換層である。
【００１０】次に、本実施例の製造方法について説明す
る。ドレイン電極６、ソース電極７をマスクにｎ＋ 型
ａ−Ｓｉ膜５をエッチング除去してａ−Ｓｉ膜４の表面
を露出させる迄の工程は従来通りであるのでその説明は
省略する。
る。ドレイン電極６、ソース電極７をマスクにｎ＋ 型
ａ−Ｓｉ膜５をエッチング除去してａ−Ｓｉ膜４の表面
を露出させる迄の工程は従来通りであるのでその説明は
省略する。
【００１１】ドレイン電極６−ソース電極７間のａ−Ｓ
ｉ膜４の表面を露出させた後、基板を窒化シリコン膜を
成膜するプラズマＣＶＤ装置内に装填し、Ｂ２ Ｈ６
＝１０００ｓｃｃｍ（９９．５％Ｈ２ 希釈）、圧力＝
１００Ｐａ、温度＝２５０℃、パワー密度＝０．１Ｗ／
ｃｍ２の条件で、約３０秒間ボロンプラズマ処理を行い
、引き続き真空を破ることなく窒化シリコン膜８を成膜
する。
ｉ膜４の表面を露出させた後、基板を窒化シリコン膜を
成膜するプラズマＣＶＤ装置内に装填し、Ｂ２ Ｈ６
＝１０００ｓｃｃｍ（９９．５％Ｈ２ 希釈）、圧力＝
１００Ｐａ、温度＝２５０℃、パワー密度＝０．１Ｗ／
ｃｍ２の条件で、約３０秒間ボロンプラズマ処理を行い
、引き続き真空を破ることなく窒化シリコン膜８を成膜
する。
【００１２】窒化シリコン膜を成膜した後、２５０〜３
００℃でアニール処理を行うとバックチャネルにプラズ
マ処理で打ち込まれたＢが活性化し、バックチャネル界
面はｐ型に変換される。結晶Ｓｉでの活性化は、〜１０
００℃程度の高温処理で達成されるがアモルファスシリ
コンの場合は、膜の構造的な不均一性のため、比較的低
温で活性化がおこり、上述したアニール処理によってａ
−Ｓｉのｐ型変換が可能である。
００℃でアニール処理を行うとバックチャネルにプラズ
マ処理で打ち込まれたＢが活性化し、バックチャネル界
面はｐ型に変換される。結晶Ｓｉでの活性化は、〜１０
００℃程度の高温処理で達成されるがアモルファスシリ
コンの場合は、膜の構造的な不均一性のため、比較的低
温で活性化がおこり、上述したアニール処理によってａ
−Ｓｉのｐ型変換が可能である。
【００１３】図２は本発明の第２の実施例の断面図であ
る。本実施例を作成するには、ａ−Ｓｉ膜４を成膜した
後に直ちにボロンプラズマ処理を行い、続いて真空を破
らずに窒化シリコン膜８を成膜する。次に、バックチャ
ネル部以外の窒化シリコン膜８、素子部以外のａ−Ｓｉ
膜４を除去する。
る。本実施例を作成するには、ａ−Ｓｉ膜４を成膜した
後に直ちにボロンプラズマ処理を行い、続いて真空を破
らずに窒化シリコン膜８を成膜する。次に、バックチャ
ネル部以外の窒化シリコン膜８、素子部以外のａ−Ｓｉ
膜４を除去する。
【００１４】次に、ｎ＋ 型ａ−Ｓｉ膜５を形成し、こ
れをパターニングした後、クロム膜の成膜とそのパター
ニングによってドレイン電極６、ソース電極７を形成し
、さらに保護膜としての窒化シリコン膜１０を形成する
。
れをパターニングした後、クロム膜の成膜とそのパター
ニングによってドレイン電極６、ソース電極７を形成し
、さらに保護膜としての窒化シリコン膜１０を形成する
。
【００１５】この実施例においては、ａ−Ｓｉ膜４の形
成直後にＢ２ Ｈ６ プラズマ処理を行い、続いてバッ
クチャネル保護膜となる窒化シリコン膜８を形成してい
るため、ａ−Ｓｉ膜４と窒化シリコン膜８との界面はエ
ッチング等ダメージ汚染を受ける履歴を経ることがなく
、そのため安定したｐ型変換層が得られる。
成直後にＢ２ Ｈ６ プラズマ処理を行い、続いてバッ
クチャネル保護膜となる窒化シリコン膜８を形成してい
るため、ａ−Ｓｉ膜４と窒化シリコン膜８との界面はエ
ッチング等ダメージ汚染を受ける履歴を経ることがなく
、そのため安定したｐ型変換層が得られる。
【００１６】
【発明の効果】以上説明したように、本発明は、薄膜ト
ランジスタのバックチャネル部とこれを保護する保護膜
との界面に弱いｐ型化層を設けるものであるので、本発
明によれば、バックチャネルのｎ型変換のしきい値を増
加させ、オフ時のリーク電流を低減させることができる
。
ランジスタのバックチャネル部とこれを保護する保護膜
との界面に弱いｐ型化層を設けるものであるので、本発
明によれば、バックチャネルのｎ型変換のしきい値を増
加させ、オフ時のリーク電流を低減させることができる
。
【００１７】その製造工程は、薄膜トランジスタのバッ
クチャネル部を、保護膜を形成するプラズマＣＶＤ装置
内において、ボロンを含むガスによってプラズマ処理し
、続けてプラズマＣＶＤ法により保護膜を形成するもの
であるので、広い面積に渡るｐ型化を多くの工数を費や
すことなく簡単に実現することができる。また、ボロン
の活性化は保護膜形成後に行われるので、ボロンの打ち
込みが浅い場合でもアウトディフュージョンは起こらず
効率的にｐ型化が実行できる。
クチャネル部を、保護膜を形成するプラズマＣＶＤ装置
内において、ボロンを含むガスによってプラズマ処理し
、続けてプラズマＣＶＤ法により保護膜を形成するもの
であるので、広い面積に渡るｐ型化を多くの工数を費や
すことなく簡単に実現することができる。また、ボロン
の活性化は保護膜形成後に行われるので、ボロンの打ち
込みが浅い場合でもアウトディフュージョンは起こらず
効率的にｐ型化が実行できる。
【図１】 本発明の第１の実施例を示す断面図。
【図２】 本発明の第２の実施例を示す断面図。
【図３】 従来例の断面図。
１…ガラス基板、 ２…ゲート電極、 ３
…窒化シリコン膜、 ４…ノンドープアモルファ
スシリコン膜（ａ−Ｓｉ膜）、 ５…Ｐドープア
モルファスシリコン膜（ｎ＋ 型ａ−Ｓｉ膜）、
６…ドレイン電極、 ７…ソース電極、
８…窒化シリコン膜、 ９…ｐ型変換層、
１０…窒化シリコン膜。
…窒化シリコン膜、 ４…ノンドープアモルファ
スシリコン膜（ａ−Ｓｉ膜）、 ５…Ｐドープア
モルファスシリコン膜（ｎ＋ 型ａ−Ｓｉ膜）、
６…ドレイン電極、 ７…ソース電極、
８…窒化シリコン膜、 ９…ｐ型変換層、
１０…窒化シリコン膜。
Claims (2)
- 【請求項１】 ゲート電極上にゲート絶縁膜を介して
アモルファスシリコン層が形成され、該アモルファスシ
リコン層上に絶縁性保護膜が形成されている薄膜トラン
ジスタにおいて、前記絶縁性保護膜下のアモルファスシ
リコン層の表面はｐ型化されていることを特徴とする薄
膜トランジスタ。 - 【請求項２】 絶縁基板上にゲート電極を形成する工
程と、前記ゲート電極を覆うゲート絶縁膜を形成する工
程と、ゲート絶縁膜上に活性層となるアモルファスシリ
コン層を形成する工程と、アモルファスシリコン層の表
面をＩＩＩ 族元素を含むプラズマ雰囲気中で処理し、
続いて真空を破らずにプラズマＣＶＤ法により保護膜を
形成する工程と、を含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16899791A JPH04367276A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16899791A JPH04367276A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367276A true JPH04367276A (ja) | 1992-12-18 |
Family
ID=15878441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16899791A Pending JPH04367276A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367276A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561074A (en) * | 1994-04-22 | 1996-10-01 | Nec Corporation | Method for fabricating reverse-staggered thin-film transistor |
| US6600196B2 (en) | 2000-01-13 | 2003-07-29 | International Business Machines Corporation | Thin film transistor, and manufacturing method thereof |
| US7064364B2 (en) | 2003-02-12 | 2006-06-20 | Nec Corporation | Thin film transistor and method for manufacturing the same |
| JP2009060096A (ja) * | 2007-08-07 | 2009-03-19 | Semiconductor Energy Lab Co Ltd | 表示装置及び当該表示装置の作製方法 |
-
1991
- 1991-06-14 JP JP16899791A patent/JPH04367276A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561074A (en) * | 1994-04-22 | 1996-10-01 | Nec Corporation | Method for fabricating reverse-staggered thin-film transistor |
| US6600196B2 (en) | 2000-01-13 | 2003-07-29 | International Business Machines Corporation | Thin film transistor, and manufacturing method thereof |
| US7064364B2 (en) | 2003-02-12 | 2006-06-20 | Nec Corporation | Thin film transistor and method for manufacturing the same |
| JP2009060096A (ja) * | 2007-08-07 | 2009-03-19 | Semiconductor Energy Lab Co Ltd | 表示装置及び当該表示装置の作製方法 |
| US8633485B2 (en) | 2007-08-07 | 2014-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
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