JPH06140410A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06140410A JPH06140410A JP4284598A JP28459892A JPH06140410A JP H06140410 A JPH06140410 A JP H06140410A JP 4284598 A JP4284598 A JP 4284598A JP 28459892 A JP28459892 A JP 28459892A JP H06140410 A JPH06140410 A JP H06140410A
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Abstract
(57)【要約】
【目的】 半導体装置の低濃度拡散領域の表面に残存す
る汚染物質を有効に除去する。 【構成】 シリコン基板21の表面に多結晶シリコン膜22
を直接形成し、さらにその上にシリコン酸化膜23を形成
してゲッタリング膜を構成する。イオンを注入してウェ
ル領域を形成した後、PoCl3 によってゲッタリング処理
を行い、シリコン基板中の汚染物質を多結晶シリコン膜
とシリコン酸化膜との界面に集める。その後、シリコン
酸化膜をエッチング除去するとともに多結晶シリコン膜
をライトエッチングして集めた汚染物質を除去する。最
後に残存する多結晶シリコン膜を酸化する。シリコン基
板上に直接形成された多結晶シリコン膜はダメージ層と
同等以上の作用を持つので、半導体基板中の汚染物質を
有効に除去できる。
る汚染物質を有効に除去する。 【構成】 シリコン基板21の表面に多結晶シリコン膜22
を直接形成し、さらにその上にシリコン酸化膜23を形成
してゲッタリング膜を構成する。イオンを注入してウェ
ル領域を形成した後、PoCl3 によってゲッタリング処理
を行い、シリコン基板中の汚染物質を多結晶シリコン膜
とシリコン酸化膜との界面に集める。その後、シリコン
酸化膜をエッチング除去するとともに多結晶シリコン膜
をライトエッチングして集めた汚染物質を除去する。最
後に残存する多結晶シリコン膜を酸化する。シリコン基
板上に直接形成された多結晶シリコン膜はダメージ層と
同等以上の作用を持つので、半導体基板中の汚染物質を
有効に除去できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にN 型ウェルやP 型ウェルの表面に存在する汚染物質
をゲッタリング膜によって効率良く除去することができ
るようにした半導体装置の製造方法に関するものであ
る。
特にN 型ウェルやP 型ウェルの表面に存在する汚染物質
をゲッタリング膜によって効率良く除去することができ
るようにした半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】バイポーラ型半導体装置のベース領域や
CMOS型半導体装置のN 型ウェル領域やP 型ウェル領域の
ように低不純物濃度の拡散層では、特に拡散キャリアガ
スによる汚染物質、前処理時のスピン乾燥等の際の水分
( 水しぶき) やミスト等による汚染物質、あるいはパー
ティクルさらにはウエファ表面に残存しているレジスト
等の有機系物質による汚染物質などが少量でもあると、
以後の高温処理、長時間の拡散、酸化工程で問題を発生
させることが知られている。
CMOS型半導体装置のN 型ウェル領域やP 型ウェル領域の
ように低不純物濃度の拡散層では、特に拡散キャリアガ
スによる汚染物質、前処理時のスピン乾燥等の際の水分
( 水しぶき) やミスト等による汚染物質、あるいはパー
ティクルさらにはウエファ表面に残存しているレジスト
等の有機系物質による汚染物質などが少量でもあると、
以後の高温処理、長時間の拡散、酸化工程で問題を発生
させることが知られている。
【０００３】例えば、N 型ウェル領域やP 型ウェル領域
では、ウエファの中心や周辺において、例えばセコエッ
チによるエッチピットの発生を引起し、その結果として
ジャンクションのリーク電流が大きくなったり、素子分
離用の酸化膜間でのリーク電流が大きくなる問題があ
る。また、MOS 型の半導体装置においては、汚染物質に
よってゲート酸化膜の特性を示すBVOX, Q BD, ESD(静電
破壊) 等の値が劣化することが工程内のトラブルとして
時々発生している。
では、ウエファの中心や周辺において、例えばセコエッ
チによるエッチピットの発生を引起し、その結果として
ジャンクションのリーク電流が大きくなったり、素子分
離用の酸化膜間でのリーク電流が大きくなる問題があ
る。また、MOS 型の半導体装置においては、汚染物質に
よってゲート酸化膜の特性を示すBVOX, Q BD, ESD(静電
破壊) 等の値が劣化することが工程内のトラブルとして
時々発生している。
【０００４】こうした問題を解決するために、工程内で
導入される汚染物質をゲッタリングによって除去するこ
とが提案されており、多くの成果が上がっている。図１
〜４はLDD 構造を有するMIS 半導体装置の一つであるCM
OSトランジスタを製造する製造方法の順次の工程におけ
る構造を示すものである。図１に示すようにP 型シリコ
ン基板11の裏面には汚染物質を集めるためのダメージ層
12が形成されている。このダメージ層12はウエファの形
成時に形成されるものである。シリコン基板11の表面に
約1000Åのシリコン酸化膜13を形成した後、レジスト14
を選択的に形成し、これをマスクとしてN 型不純物であ
る31P + イオンを注入し（図２）、ドライブインを行っ
てN 型ウェル領域15を形成した後、レジスト16を選択的
に形成し、これをマスクとしてP 型不純物である11B +
イオンを注入する様子を図３に示す。その後、ドライブ
インを行ってP ウェル領域17およびシリコン酸化膜18を
形成した様子を図４に示す。
導入される汚染物質をゲッタリングによって除去するこ
とが提案されており、多くの成果が上がっている。図１
〜４はLDD 構造を有するMIS 半導体装置の一つであるCM
OSトランジスタを製造する製造方法の順次の工程におけ
る構造を示すものである。図１に示すようにP 型シリコ
ン基板11の裏面には汚染物質を集めるためのダメージ層
12が形成されている。このダメージ層12はウエファの形
成時に形成されるものである。シリコン基板11の表面に
約1000Åのシリコン酸化膜13を形成した後、レジスト14
を選択的に形成し、これをマスクとしてN 型不純物であ
る31P + イオンを注入し（図２）、ドライブインを行っ
てN 型ウェル領域15を形成した後、レジスト16を選択的
に形成し、これをマスクとしてP 型不純物である11B +
イオンを注入する様子を図３に示す。その後、ドライブ
インを行ってP ウェル領域17およびシリコン酸化膜18を
形成した様子を図４に示す。
【０００５】上述したようにシリコン基板11の裏面には
ウエファ形成時に予めダメージ層12が設けされており、
ここでPoCl3 を用いてゲッタリングを行うことによって
工程中の汚染物質の一部はシリコン基板の裏面のダメー
ジ層12に移動し、他の一部は半導体基板とシリコン酸化
膜13との界面へと移動する。そこで、シリコン酸化膜13
をフッ酸等でエッチングして汚染物質を除去することが
行われている。以後、N 型ウェル領域14およびP 型ウェ
ル領域16の境界にLOCOS 酸化膜を形成し、それぞれのウ
ェル領域の上にゲート酸化膜を介してゲート電極を形成
し、それをマスクとして低不純物濃度のソースおよびド
レイン領域を形成し、さらにゲート電極の側面にサイド
ウォールを形成し、これをマスクとして高不純物濃度の
ソースおよびドレイン領域を形成するが、その工程は周
知であるので、詳細な説明は省略する。
ウエファ形成時に予めダメージ層12が設けされており、
ここでPoCl3 を用いてゲッタリングを行うことによって
工程中の汚染物質の一部はシリコン基板の裏面のダメー
ジ層12に移動し、他の一部は半導体基板とシリコン酸化
膜13との界面へと移動する。そこで、シリコン酸化膜13
をフッ酸等でエッチングして汚染物質を除去することが
行われている。以後、N 型ウェル領域14およびP 型ウェ
ル領域16の境界にLOCOS 酸化膜を形成し、それぞれのウ
ェル領域の上にゲート酸化膜を介してゲート電極を形成
し、それをマスクとして低不純物濃度のソースおよびド
レイン領域を形成し、さらにゲート電極の側面にサイド
ウォールを形成し、これをマスクとして高不純物濃度の
ソースおよびドレイン領域を形成するが、その工程は周
知であるので、詳細な説明は省略する。
【０００６】
【発明が解決しようとする課題】上述した従来の方法に
よれば、シリコン基板11とシリコン酸化膜13との界面に
集められた少量の汚染物質はある程度は除去されるが、
その効果は十分なものではない。一般的にシリコン基板
11中の汚染物質は、その裏面に設けられたダメージ層12
の方へ集まり易い。しかし、シリコン基板11の表面にこ
のようなダメージ層12を設けることは不可能である。そ
の理由は、このようなダメージ層12をシリコン基板11の
表面に設けてしまうと、各種デバイスが形成できなくな
ってしまうためである。
よれば、シリコン基板11とシリコン酸化膜13との界面に
集められた少量の汚染物質はある程度は除去されるが、
その効果は十分なものではない。一般的にシリコン基板
11中の汚染物質は、その裏面に設けられたダメージ層12
の方へ集まり易い。しかし、シリコン基板11の表面にこ
のようなダメージ層12を設けることは不可能である。そ
の理由は、このようなダメージ層12をシリコン基板11の
表面に設けてしまうと、各種デバイスが形成できなくな
ってしまうためである。
【０００７】また、イントリンシックゲッターと言って
シリコン基板中に例えばイオン注入によってダメージ層
を形成してゲッタリングを行って汚染物質をこの埋設ダ
メージ層に集めて素子特性を向上されることも提案され
ている。しかし、このような方法でも十分なゲッタリン
グを行うことができず、シリコン基板中に汚染物質が残
ってしまう欠点がある。
シリコン基板中に例えばイオン注入によってダメージ層
を形成してゲッタリングを行って汚染物質をこの埋設ダ
メージ層に集めて素子特性を向上されることも提案され
ている。しかし、このような方法でも十分なゲッタリン
グを行うことができず、シリコン基板中に汚染物質が残
ってしまう欠点がある。
【０００８】本発明の目的は上述した従来の方法の欠点
を解消し、シリコン基板の表面にゲッタリング膜を形成
することによってシリコン基板中の汚染物質を効率良く
集めてシリコン基板の表面には少量の汚染物質も残存し
ないようにして素子特性を改善できるようにした半導体
装置の製造方法を提供しようとするものである。
を解消し、シリコン基板の表面にゲッタリング膜を形成
することによってシリコン基板中の汚染物質を効率良く
集めてシリコン基板の表面には少量の汚染物質も残存し
ないようにして素子特性を改善できるようにした半導体
装置の製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基体上に、これと直接接触するよ
うに多結晶シリコン膜または非晶質シリコン膜を形成す
る工程と、この多結晶シリコン膜または非晶質シリコン
膜の上に絶縁膜を形成する工程と、ゲッタリング処理を
行って前記多結晶シリコン膜または非晶質シリコン膜の
方向に汚染物質を集める工程と、前記多結晶シリコン膜
または非晶質シリコン膜の少なくとも一部分を汚染物質
と一緒に除去する工程とを具えることを特徴とするもの
である。
の製造方法は、半導体基体上に、これと直接接触するよ
うに多結晶シリコン膜または非晶質シリコン膜を形成す
る工程と、この多結晶シリコン膜または非晶質シリコン
膜の上に絶縁膜を形成する工程と、ゲッタリング処理を
行って前記多結晶シリコン膜または非晶質シリコン膜の
方向に汚染物質を集める工程と、前記多結晶シリコン膜
または非晶質シリコン膜の少なくとも一部分を汚染物質
と一緒に除去する工程とを具えることを特徴とするもの
である。
【００１０】
【作用】このような本発明による半導体装置の製造方法
によれば、半導体基板の表面にダメージ層と同等以上の
ゲッタリング作用を有する多結晶シリコン膜または非晶
質シリコン膜を形成し、ここに汚染物質を集めるように
したため、半導体基板中、特に素子特性に大きな影響を
与える表面近傍の汚染物質を有効に除去することがで
き、したがって素子特性を改善することができる。ま
た、多結晶シリコン膜や非晶質シリコン膜はゲッタリン
グ処理が終わった後に除去されるか酸化されるので、半
導体基板の表面に損傷を与えることがない。特に、多結
晶シリコン膜また非晶質シリコン膜を酸化し、除去した
後にゲート酸化膜を形成する場合には良質のゲート酸化
膜を形成することができる。
によれば、半導体基板の表面にダメージ層と同等以上の
ゲッタリング作用を有する多結晶シリコン膜または非晶
質シリコン膜を形成し、ここに汚染物質を集めるように
したため、半導体基板中、特に素子特性に大きな影響を
与える表面近傍の汚染物質を有効に除去することがで
き、したがって素子特性を改善することができる。ま
た、多結晶シリコン膜や非晶質シリコン膜はゲッタリン
グ処理が終わった後に除去されるか酸化されるので、半
導体基板の表面に損傷を与えることがない。特に、多結
晶シリコン膜また非晶質シリコン膜を酸化し、除去した
後にゲート酸化膜を形成する場合には良質のゲート酸化
膜を形成することができる。
【００１１】
【実施例】図５〜９は本発明による半導体装置の製造方
法の一実施例における順次の工程を示す断面図である。
本例においては、図１〜４に示したものと同様にCMOS型
半導体装置を製造するものである。図５に示すようにシ
リコン基板21の表面に多結晶シリコン膜22を、例えば約
2000Åの厚さに堆積した後、表面にシリコン酸化膜23を
約500 〜1000Åの厚さに形成し、レジストを用いて形成
したマスクを介してN 型不純物イオンであるリンと、P
型不純物イオンであるボロンを多結晶シリコン膜22中に
注入する。本実施例においては多結晶シリコン膜22の上
にシリコン酸化膜23を形成したが、他の絶縁膜を形成す
ることもできる。次に、例えば1150℃の高温度処理を行
い、例えば1000℃で約3000Åのシリコン酸化膜24を形成
した様子を図６に示す。この熱処理中にリンおよびボロ
ンイオンはシリコン基板21中にドライブインされ、N 型
ウェル領域25およびP 型ウェル領域26が形成される。
法の一実施例における順次の工程を示す断面図である。
本例においては、図１〜４に示したものと同様にCMOS型
半導体装置を製造するものである。図５に示すようにシ
リコン基板21の表面に多結晶シリコン膜22を、例えば約
2000Åの厚さに堆積した後、表面にシリコン酸化膜23を
約500 〜1000Åの厚さに形成し、レジストを用いて形成
したマスクを介してN 型不純物イオンであるリンと、P
型不純物イオンであるボロンを多結晶シリコン膜22中に
注入する。本実施例においては多結晶シリコン膜22の上
にシリコン酸化膜23を形成したが、他の絶縁膜を形成す
ることもできる。次に、例えば1150℃の高温度処理を行
い、例えば1000℃で約3000Åのシリコン酸化膜24を形成
した様子を図６に示す。この熱処理中にリンおよびボロ
ンイオンはシリコン基板21中にドライブインされ、N 型
ウェル領域25およびP 型ウェル領域26が形成される。
【００１２】次に、例えば1000℃でPoCl3 中でゲッタリ
ングを行い、N 型ウェル領域25およびP 型ウェル領域26
内の、例えばカーボン、重金属等の汚染物質をゲッタリ
ング膜を構成する多結晶シリコン膜22の方向に集める。
この場合、多結晶シリコン膜22は汚染物質を効率良く集
めるダメージ層としての作用を良好に果たすことにな
り、その内部およびシリコン酸化膜24との界面に汚染物
質が効率良く集めされることになる。その後、図７に示
すようにシリコン酸化膜24をエッチングより除去すると
ともに多結晶シリコン膜22をライトエッチングするが、
その際ここに集められた汚染物質も除去されることにな
る。シリコン酸化膜24は、例えばフッ酸によってエッチ
ングし、多結晶シリコン膜22はRCA 処理、例えばH2O2と
アンモニアを用いるSC 1 処理によってライトエッチング
する。次に、熱酸化処理を施して残存する多結晶シリコ
ン膜22を完全に酸化して、例えば2000〜3000Åの膜厚の
シリコン酸化膜27を形成した様子を図８に示す。以後の
工程は従来のCMOS型半導体装置の製造方法と同様であ
り、省略する。
ングを行い、N 型ウェル領域25およびP 型ウェル領域26
内の、例えばカーボン、重金属等の汚染物質をゲッタリ
ング膜を構成する多結晶シリコン膜22の方向に集める。
この場合、多結晶シリコン膜22は汚染物質を効率良く集
めるダメージ層としての作用を良好に果たすことにな
り、その内部およびシリコン酸化膜24との界面に汚染物
質が効率良く集めされることになる。その後、図７に示
すようにシリコン酸化膜24をエッチングより除去すると
ともに多結晶シリコン膜22をライトエッチングするが、
その際ここに集められた汚染物質も除去されることにな
る。シリコン酸化膜24は、例えばフッ酸によってエッチ
ングし、多結晶シリコン膜22はRCA 処理、例えばH2O2と
アンモニアを用いるSC 1 処理によってライトエッチング
する。次に、熱酸化処理を施して残存する多結晶シリコ
ン膜22を完全に酸化して、例えば2000〜3000Åの膜厚の
シリコン酸化膜27を形成した様子を図８に示す。以後の
工程は従来のCMOS型半導体装置の製造方法と同様であ
り、省略する。
【００１３】本実施例においては、N 型ウェル領域25お
よびP 型ウェル領域26を形成するためのイオンをゲッタ
リング膜を構成する多結晶シリコン膜22中に打ち込むよ
うにしたが、シリコン基板21中に打ち込むこともでき
る。さらに、多結晶シリコン膜22の代わりに非晶質シリ
コン膜を用いてゲッタリング膜を構成しても、シリコン
基板中の汚染物質を有効に除去することができる。ま
た、シリコン酸化膜23の膜厚を500 〜1000Åとしたが、
この範囲内に限定されるものではない。さらに、本実施
例ではゲッタリング処理を行った後、残存する多結晶シ
リコン膜22を熱酸化して厚さ約3000Åのシリコン酸化膜
27を形成したが、多結晶シリコン膜をケミカルエッチン
グまたはドライエッチングによって完全に除去した後
に、CVD-SiO2膜を堆積形成しても良い。さらに、熱酸化
膜を500 Å程度に薄く形成した後、CVD-SiO2膜を約5000
Åの厚さに堆積形成しても良い。この場合には多結晶シ
リコン膜22は200 〜2000Åと薄く形成するのが好適であ
る。
よびP 型ウェル領域26を形成するためのイオンをゲッタ
リング膜を構成する多結晶シリコン膜22中に打ち込むよ
うにしたが、シリコン基板21中に打ち込むこともでき
る。さらに、多結晶シリコン膜22の代わりに非晶質シリ
コン膜を用いてゲッタリング膜を構成しても、シリコン
基板中の汚染物質を有効に除去することができる。ま
た、シリコン酸化膜23の膜厚を500 〜1000Åとしたが、
この範囲内に限定されるものではない。さらに、本実施
例ではゲッタリング処理を行った後、残存する多結晶シ
リコン膜22を熱酸化して厚さ約3000Åのシリコン酸化膜
27を形成したが、多結晶シリコン膜をケミカルエッチン
グまたはドライエッチングによって完全に除去した後
に、CVD-SiO2膜を堆積形成しても良い。さらに、熱酸化
膜を500 Å程度に薄く形成した後、CVD-SiO2膜を約5000
Åの厚さに堆積形成しても良い。この場合には多結晶シ
リコン膜22は200 〜2000Åと薄く形成するのが好適であ
る。
【００１４】図９〜図13は本発明による半導体装置の製
造方法の他の実施例の順次の工程を示す断面図である。
本例においても前例と同様にCMOS型半導体装置を製造す
るものである。先ず、図９に示すようにシリコン基板31
にN 型ウェル領域32およびP 型ウェル領域33を形成した
後、表面に厚さ約300 Åのバッファ用シリコン酸化膜34
および厚さ約1600Åのシリコン窒化膜35を形成し、さら
にレジスト36を形成し、シリコン窒化膜をパターニング
する。次に、N チャネルトランジスタのフィールド反転
防止用のイオンを注入し、LOCOS を行ってフィールド反
転防止領域37とフィールド酸化膜38を形成し、シリコン
窒化膜35およびシリコン酸化膜34を除去した様子を図10
に示す。
造方法の他の実施例の順次の工程を示す断面図である。
本例においても前例と同様にCMOS型半導体装置を製造す
るものである。先ず、図９に示すようにシリコン基板31
にN 型ウェル領域32およびP 型ウェル領域33を形成した
後、表面に厚さ約300 Åのバッファ用シリコン酸化膜34
および厚さ約1600Åのシリコン窒化膜35を形成し、さら
にレジスト36を形成し、シリコン窒化膜をパターニング
する。次に、N チャネルトランジスタのフィールド反転
防止用のイオンを注入し、LOCOS を行ってフィールド反
転防止領域37とフィールド酸化膜38を形成し、シリコン
窒化膜35およびシリコン酸化膜34を除去した様子を図10
に示す。
【００１５】従来の製造方法では、ここで犠牲酸化を施
した後、ゲート酸化膜を形成するようにしているが、本
発明においては図11に示すようにN 型ウェル領域32およ
びP型ウェル領域33の表面と直接接触するようにアンド
ープド多結晶シリコン膜39を約200 〜300 Åの厚さに形
成し、この多結晶シリコン膜の表面を、例えば100 Å程
度酸化し、さらにその上に約4000ÅのCVD-SiO2膜40を形
成し、900 ℃でアニールして密実とする。次に、例えば
900 〜1000℃のPoCl3 によってゲッタリング処理を施
し、シリコン基板31中に残存するカーボンや各種重金属
などの汚染物質を多結晶シリコン膜39の方向に集め、多
結晶シリコン膜中およびこの多結晶シリコン膜とCVD-Si
O2膜40との界面に集める。
した後、ゲート酸化膜を形成するようにしているが、本
発明においては図11に示すようにN 型ウェル領域32およ
びP型ウェル領域33の表面と直接接触するようにアンド
ープド多結晶シリコン膜39を約200 〜300 Åの厚さに形
成し、この多結晶シリコン膜の表面を、例えば100 Å程
度酸化し、さらにその上に約4000ÅのCVD-SiO2膜40を形
成し、900 ℃でアニールして密実とする。次に、例えば
900 〜1000℃のPoCl3 によってゲッタリング処理を施
し、シリコン基板31中に残存するカーボンや各種重金属
などの汚染物質を多結晶シリコン膜39の方向に集め、多
結晶シリコン膜中およびこの多結晶シリコン膜とCVD-Si
O2膜40との界面に集める。
【００１６】その後、フッ酸にてCVD-SiO2膜40と、多結
晶シリコン膜の表面に形成されている100 Å程度のシリ
コン酸化膜をエッチング除去し、さらにRCA 処理、例え
ばH2O2とアンモニアのSC1 処理によって多結晶シリコン
膜39の表面をライトエッチングして汚染物質を除去す
る。その後、残存する多結晶シリコン膜39を完全に熱酸
化して400 〜800 Åのシリコン酸化膜を形成した後、こ
のシリコン酸化膜をフッ酸等でエッチングした様子を図
12に示す。このようにして汚染物質を除去して清浄とし
たシリコン基板31の表面にゲート酸化膜を形成するの
で、このゲート酸化膜はきわめて質が高いものとなる。
以後の工程は従来の方法と同様であり、ゲート酸化膜の
上にゲート電極パターンを形成し、これをマスクとして
ソースおよびドレイン領域を形成す、さらに層間絶縁膜
を形成した後、コンタクトホールを形成し、最後に金属
配線を施す。
晶シリコン膜の表面に形成されている100 Å程度のシリ
コン酸化膜をエッチング除去し、さらにRCA 処理、例え
ばH2O2とアンモニアのSC1 処理によって多結晶シリコン
膜39の表面をライトエッチングして汚染物質を除去す
る。その後、残存する多結晶シリコン膜39を完全に熱酸
化して400 〜800 Åのシリコン酸化膜を形成した後、こ
のシリコン酸化膜をフッ酸等でエッチングした様子を図
12に示す。このようにして汚染物質を除去して清浄とし
たシリコン基板31の表面にゲート酸化膜を形成するの
で、このゲート酸化膜はきわめて質が高いものとなる。
以後の工程は従来の方法と同様であり、ゲート酸化膜の
上にゲート電極パターンを形成し、これをマスクとして
ソースおよびドレイン領域を形成す、さらに層間絶縁膜
を形成した後、コンタクトホールを形成し、最後に金属
配線を施す。
【００１７】ほ上述した実施例に限定されるものではな
く、幾多の変更や変形が可能である。例えば、上述した
実施例においては、CMOS型の半導体装置を製造するもの
としたが、本発明はこのようなMOS 型半導体装置に限定
されるものではなく、例えばバイポーラトランジスタの
ベース領域形成時に、シリコン基板上にこれと直接接触
するように多結晶シリコン膜または非晶質シリコン膜を
形成し、さらにその上にシリコン酸化膜等の絶縁膜を形
成し汚染物質を除去することもできる。この場合には高
品質、高信頼度のバイポーラトランジスタを製造するこ
とができる。また、本発明はショットキーバリヤ型半導
体装置に適用することもできる。この場合には、N on N
+のエピタキシャル層の上に多結晶シリコン膜または非
晶質シリコン膜を直接形成し、その表面を酸化した後、
ゲッタリング処理を行うことによって高性能、高品質の
ショットキーバリヤ型半導体装置を製造することができ
る。
く、幾多の変更や変形が可能である。例えば、上述した
実施例においては、CMOS型の半導体装置を製造するもの
としたが、本発明はこのようなMOS 型半導体装置に限定
されるものではなく、例えばバイポーラトランジスタの
ベース領域形成時に、シリコン基板上にこれと直接接触
するように多結晶シリコン膜または非晶質シリコン膜を
形成し、さらにその上にシリコン酸化膜等の絶縁膜を形
成し汚染物質を除去することもできる。この場合には高
品質、高信頼度のバイポーラトランジスタを製造するこ
とができる。また、本発明はショットキーバリヤ型半導
体装置に適用することもできる。この場合には、N on N
+のエピタキシャル層の上に多結晶シリコン膜または非
晶質シリコン膜を直接形成し、その表面を酸化した後、
ゲッタリング処理を行うことによって高性能、高品質の
ショットキーバリヤ型半導体装置を製造することができ
る。
【００１８】
【発明の効果】上述した本発明による半導体装置の製造
方法によれば以下のような利点が得られる。従来技術で
は、半導体基板の裏面にダメージ層を設けたり、半導体
基板中にイントリンシックゲッターを設けてゲッタリン
グを行っても工程中の汚染物質は半導体基板内に残存
し、特に素子特性に影響を及ぼす表面近傍には少量では
あるが汚染物質が残存することがしばしばあったが、本
発明によれば、半導体基板の表面にダメージ層と同等以
上の性質を持つ多結晶シリコン膜または非晶質シリコン
膜を直接形成し、半導体基板を損傷することなく、汚染
物質を有効にゲッタリングすることができる。したがっ
て半導体基板の表面近傍の汚染物質を完全に除去するこ
とができる。さらに、ゲッタリング処理後に残存する多
結晶シリコン膜または非晶質シリコン膜を完全に酸化し
た後除去すると、清浄なシリコン基板表面が得られ、そ
の上にゲート酸化膜を形成すると、このゲート酸化膜の
膜質は良質のものとなり、BVOX, QBD, ESD 等の性能の
優れたMOS デバイスを得ることができる。また、ホット
エレクトロン効果がきわめて小さい良好なゲート酸化膜
が得られることが、基板電流の測定によって確認され
た。これによって素子の信頼性、特にライフタイムの向
上に繋がることになる。また、ソースおよびドレイン領
域でのリーク電流が少ないデバイスが得られる。さら
に、LOCOS によって形成した素子分離用の酸化膜間のリ
ーク電流も小さく抑えることができる。これはS-RAM に
おいてはスタンバイ時のリーク電流の小さいものが得ら
れることになり、ソートイールドが向上することにな
る。
方法によれば以下のような利点が得られる。従来技術で
は、半導体基板の裏面にダメージ層を設けたり、半導体
基板中にイントリンシックゲッターを設けてゲッタリン
グを行っても工程中の汚染物質は半導体基板内に残存
し、特に素子特性に影響を及ぼす表面近傍には少量では
あるが汚染物質が残存することがしばしばあったが、本
発明によれば、半導体基板の表面にダメージ層と同等以
上の性質を持つ多結晶シリコン膜または非晶質シリコン
膜を直接形成し、半導体基板を損傷することなく、汚染
物質を有効にゲッタリングすることができる。したがっ
て半導体基板の表面近傍の汚染物質を完全に除去するこ
とができる。さらに、ゲッタリング処理後に残存する多
結晶シリコン膜または非晶質シリコン膜を完全に酸化し
た後除去すると、清浄なシリコン基板表面が得られ、そ
の上にゲート酸化膜を形成すると、このゲート酸化膜の
膜質は良質のものとなり、BVOX, QBD, ESD 等の性能の
優れたMOS デバイスを得ることができる。また、ホット
エレクトロン効果がきわめて小さい良好なゲート酸化膜
が得られることが、基板電流の測定によって確認され
た。これによって素子の信頼性、特にライフタイムの向
上に繋がることになる。また、ソースおよびドレイン領
域でのリーク電流が少ないデバイスが得られる。さら
に、LOCOS によって形成した素子分離用の酸化膜間のリ
ーク電流も小さく抑えることができる。これはS-RAM に
おいてはスタンバイ時のリーク電流の小さいものが得ら
れることになり、ソートイールドが向上することにな
る。
【図１】図１は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図２】図２は同じその次の工程における状態を示す断
面図である。
面図である。
【図３】図３は同じく次の工程における状態を示す断面
図である。
図である。
【図４】図４は同じく次の工程における状態を示す断面
図である。
図である。
【図５】図５は本発明による半導体装置の製造方法の一
実施例における一工程における状態を示す断面図であ
る。
実施例における一工程における状態を示す断面図であ
る。
【図６】図６は同じく次の工程における状態を示す断面
図である。
図である。
【図７】図７は同じく次の工程における状態を示す断面
図である。
図である。
【図８】図８は同じく次の工程における状態を示す断面
図である。
図である。
【図９】図９は本発明による半導体装置の製造方法の他
の実施例の一工程における状態を示す断面図である。
の実施例の一工程における状態を示す断面図である。
【図１０】図10は同じく次の工程における状態を示す断
面図である。
面図である。
【図１１】図11は同じく次の工程における状態を示す断
面図である。
面図である。
【図１２】図12は同じく次の工程における状態を示す断
面図である。
面図である。
21 シリコン基板 22 多結晶シリコン膜 23 シリコン酸化膜 24 シリコン酸化膜 25 N 型ウェル領域 26 P 型ウェル領域 27 シリコン酸化膜 31 シリコン基板 32 N 型ウェル領域 33 P 型ウェル領域 34 バッファ用シリコン酸化膜 35 シリコン窒化膜 36 レジスト 39 多結晶シリコン膜 40 CVD-SiO2膜
Claims (3)
- 【請求項１】 半導体基体上に、これと直接接触するよ
うに多結晶シリコン膜または非晶質シリコン膜を形成す
る工程と、 この多結晶シリコン膜または非晶質シリコン膜の上に絶
縁膜を形成する工程と、 ゲッタリング処理を行って前記多結晶シリコン膜または
非晶質シリコン膜の方向に汚染物質を集める工程と、 前記多結晶シリコン膜または非晶質シリコン膜の少なく
とも一部分を汚染物質と一緒に除去する工程とを具える
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記多結晶シリコン膜または非晶質シリ
コン膜に汚染物質を集めた後に、前記絶縁膜の全部およ
び多結晶シリコン膜または非晶質シリコン膜の表面部分
を除去し、残存する多結晶シリコン膜または非晶質シリ
コン膜を酸化した後に除去することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記多結晶シリコン膜または非晶質シリ
コン膜に汚染物質を集めた後に、前記絶縁膜および多結
晶シリコン膜または非晶質シリコン膜の全部を除去する
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4284598A JPH06140410A (ja) | 1992-10-22 | 1992-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4284598A JPH06140410A (ja) | 1992-10-22 | 1992-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140410A true JPH06140410A (ja) | 1994-05-20 |
Family
ID=17680535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4284598A Pending JPH06140410A (ja) | 1992-10-22 | 1992-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140410A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300680B1 (en) | 1997-05-09 | 2001-10-09 | Nec Corporation | Semiconductor substrate and manufacturing method thereof |
| US6372611B1 (en) | 1997-01-24 | 2002-04-16 | Nec Corporation | Semiconductor manufacturing method including gettering of metal impurities |
| US6508754B1 (en) | 1997-09-23 | 2003-01-21 | Interventional Therapies | Source wire for radiation treatment |
| CN114496733A (zh) * | 2022-04-15 | 2022-05-13 | 济南晶正电子科技有限公司 | 一种高电阻率复合衬底、制备方法及电子元器件 |
-
1992
- 1992-10-22 JP JP4284598A patent/JPH06140410A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372611B1 (en) | 1997-01-24 | 2002-04-16 | Nec Corporation | Semiconductor manufacturing method including gettering of metal impurities |
| US6300680B1 (en) | 1997-05-09 | 2001-10-09 | Nec Corporation | Semiconductor substrate and manufacturing method thereof |
| US6508754B1 (en) | 1997-09-23 | 2003-01-21 | Interventional Therapies | Source wire for radiation treatment |
| CN114496733A (zh) * | 2022-04-15 | 2022-05-13 | 济南晶正电子科技有限公司 | 一种高电阻率复合衬底、制备方法及电子元器件 |
| CN114496733B (zh) * | 2022-04-15 | 2022-07-29 | 济南晶正电子科技有限公司 | 一种高电阻率复合衬底、制备方法及电子元器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040716 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
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| A521 | Written amendment |
Effective date: 20041208 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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