JP3071840B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3071840B2 JP3071840B2 JP3040662A JP4066291A JP3071840B2 JP 3071840 B2 JP3071840 B2 JP 3071840B2 JP 3040662 A JP3040662 A JP 3040662A JP 4066291 A JP4066291 A JP 4066291A JP 3071840 B2 JP3071840 B2 JP 3071840B2
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Description
【０００１】
【産業上の利用分野】この発明は特にマイクロ波プラズ
マ放電を用いて形成される半導体装置の製造方法に関す
る。
マ放電を用いて形成される半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の製造において、微細化が進
む上で、素子領域中での浅い拡散領域の形成、薄い絶縁
膜の形成は必須である。例えば、ＭＯＳトランジスタに
おけるソース，ドレイン領域、ゲート酸化膜や、バイポ
ーラトランジスタにおけるベース，エミッタ領域等はま
すます浅層化が進んでいる。
む上で、素子領域中での浅い拡散領域の形成、薄い絶縁
膜の形成は必須である。例えば、ＭＯＳトランジスタに
おけるソース，ドレイン領域、ゲート酸化膜や、バイポ
ーラトランジスタにおけるベース，エミッタ領域等はま
すます浅層化が進んでいる。
【０００３】上記のような拡散領域、酸化膜を形成する
には適切な熱処理が必要である。しかし、熱処理を伴う
工程は拡散領域を深く広げることにもなり、拡散領域浅
層化の妨げになる。薄い酸化膜は高い信頼性が要求され
るにもかかわらず汚染されやすく素子の特性劣化を招
く。また、浅層化された拡散領域を有する素子を構成す
る場合、例えばコンタクト形成時のエッチンング工程に
おいて、拡散領域の貫通等による不良を防止しなければ
ならない。
には適切な熱処理が必要である。しかし、熱処理を伴う
工程は拡散領域を深く広げることにもなり、拡散領域浅
層化の妨げになる。薄い酸化膜は高い信頼性が要求され
るにもかかわらず汚染されやすく素子の特性劣化を招
く。また、浅層化された拡散領域を有する素子を構成す
る場合、例えばコンタクト形成時のエッチンング工程に
おいて、拡散領域の貫通等による不良を防止しなければ
ならない。
【０００４】上記事情に伴い、エッチング技術の高精度
化及び半導体基板上の低温条件下での良質な酸化膜形
成、その膜厚制御性の向上が望まれている。
化及び半導体基板上の低温条件下での良質な酸化膜形
成、その膜厚制御性の向上が望まれている。
【０００５】
【発明が解決しようとする課題】このように従来では、
浅層化された拡散領域を形成する場合、熱処理を伴う酸
化膜等の形成は拡散領域を深く広げることにもなり、微
細化の妨げになる。また、拡散領域が浅層化された素子
では製造工程で過剰エッチング等の恐れがあり、エッチ
ング技術によっては素子微細化がままならないという欠
点がある。また、微細化によって薄い酸化膜の膜厚制
御、清浄度の向上が今後の課題である。
浅層化された拡散領域を形成する場合、熱処理を伴う酸
化膜等の形成は拡散領域を深く広げることにもなり、微
細化の妨げになる。また、拡散領域が浅層化された素子
では製造工程で過剰エッチング等の恐れがあり、エッチ
ング技術によっては素子微細化がままならないという欠
点がある。また、微細化によって薄い酸化膜の膜厚制
御、清浄度の向上が今後の課題である。
【０００６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高精度のエッチングに
より微細化された半導体装置を形成することが可能な半
導体装置の製造方法を提供することにある。
されたものであり、その目的は、高精度のエッチングに
より微細化された半導体装置を形成することが可能な半
導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、ＣＦ 4 とＯ 2 の混合ガス雰囲気を用いたマイ
クロ波放電によってプラズマエッチングする工程を含む
半導体装置の製造方法において、前記Ｏ 2 ガスの流量比
が全体の半分より大きいＣＦ 4 とＯ 2 の混合ガスを用い
て、異なる不純物領域、異なる不純物濃度の領域が混載
された半導体基体を同時にプラズマエッチングする。
製造方法は、ＣＦ 4 とＯ 2 の混合ガス雰囲気を用いたマイ
クロ波放電によってプラズマエッチングする工程を含む
半導体装置の製造方法において、前記Ｏ 2 ガスの流量比
が全体の半分より大きいＣＦ 4 とＯ 2 の混合ガスを用い
て、異なる不純物領域、異なる不純物濃度の領域が混載
された半導体基体を同時にプラズマエッチングする。
【０００８】
【作用】この発明では、Ｏ 2 ガスの流量比が全体の半分
より大きいＣＦ 4 とＯ 2 の混合ガスを用いて、異なる不純
物領域、異なる不純物濃度の領域が混載された半導体基
体を同時にプラズマエッチングすることにより、異なる
不純物領域、異なる不純物濃度の領域をほぼ等しい速度
で同時にエッチングすることができる。
より大きいＣＦ 4 とＯ 2 の混合ガスを用いて、異なる不純
物領域、異なる不純物濃度の領域が混載された半導体基
体を同時にプラズマエッチングすることにより、異なる
不純物領域、異なる不純物濃度の領域をほぼ等しい速度
で同時にエッチングすることができる。
【０００９】
【実施例】まず、この発明の前提となるマイクロ波放電
を利用した半導体装置の微細加工について説明する。
を利用した半導体装置の微細加工について説明する。
【００１０】半導体装置において、微細加工の精度の向
上、工程の自動化を達成するためにドライエッチング化
が進んでいる。マイクロ波放電プラズマエッチングは、
例えば、ＣＦ4 ガスとＯ2 ガスを含む混合ガスを用い、
マイクロ波放電により発生したガスプラズマにより、薄
膜や基板の不必要な部分を除去する方法であり、ドライ
エッチングとして半導体装置の製造に広く適用されてい
る。
上、工程の自動化を達成するためにドライエッチング化
が進んでいる。マイクロ波放電プラズマエッチングは、
例えば、ＣＦ4 ガスとＯ2 ガスを含む混合ガスを用い、
マイクロ波放電により発生したガスプラズマにより、薄
膜や基板の不必要な部分を除去する方法であり、ドライ
エッチングとして半導体装置の製造に広く適用されてい
る。
【００１１】ところで、ＣＦ4 ガスとＯ2 ガスを含む混
合ガスを用いたマイクロ波放電によるプラズマエッチン
グでは、このＣＦ4 ガスとＯ2 ガスの混合比により、被
エッチング材料のエッチング速度が大きく変化する。
合ガスを用いたマイクロ波放電によるプラズマエッチン
グでは、このＣＦ4 ガスとＯ2 ガスの混合比により、被
エッチング材料のエッチング速度が大きく変化する。
【００１２】例えば、ＳｉＯ2 上の一部に形成された多
結晶シリコンを上記マイクロ波放電によりプラズマエッ
チングする場合、ＣＦ4 及びＯ2 の混合ガスに対するＯ
2 ガスの分圧比（ＰO2／（ＰCF4 ＋ＰO2））が０．２付
近で、多結晶シリコンのエッチング速度が最大となる。
結晶シリコンを上記マイクロ波放電によりプラズマエッ
チングする場合、ＣＦ4 及びＯ2 の混合ガスに対するＯ
2 ガスの分圧比（ＰO2／（ＰCF4 ＋ＰO2））が０．２付
近で、多結晶シリコンのエッチング速度が最大となる。
【００１３】一方、ＳｉＯ2 のエッチング速度は、Ｏ2
ガスの分圧に対してはほぼ一定であるため、ＳｉＯ2 に
対する多結晶シリコンのエッチング速度の選択比は、や
はりＰO2／（ＰCF4 ＋ＰO2）が０．２付近のところで最
大となる。
ガスの分圧に対してはほぼ一定であるため、ＳｉＯ2 に
対する多結晶シリコンのエッチング速度の選択比は、や
はりＰO2／（ＰCF4 ＋ＰO2）が０．２付近のところで最
大となる。
【００１４】よって、従来ではＳｉＯ2 上の多結晶シリ
コンのエッチングにマイクロ波放電によりプラズマエッ
チングする場合には、上記混合比でエッチングを行うこ
とが最も適しており、シリコン基板のエッチングも含め
て広く半導体装置の製造に用いられている。
コンのエッチングにマイクロ波放電によりプラズマエッ
チングする場合には、上記混合比でエッチングを行うこ
とが最も適しており、シリコン基板のエッチングも含め
て広く半導体装置の製造に用いられている。
【００１５】上記マイクロ波放電プラズマエッチングで
は、プラズマ中に解離した活性なラジカルとの化学的な
反応によりエッチングが進行する。従って、一般にエッ
チング表面の結晶性劣化等のダメージがなく、基本的に
は無損傷プロセスである。これに対し、異方性エッチン
グに用いられる反応性イオンエッチング等は、イオンの
スパッタリング効果により、エッチング表面に結晶性の
劣化が生じ、非晶質層を含む損傷層が形成される。この
ため、上記マイクロ波放電プラズマエッチングは、反応
性イオンエッチングなどにより、損傷を受けた半導体基
板の損傷層除去にも用いられる。
は、プラズマ中に解離した活性なラジカルとの化学的な
反応によりエッチングが進行する。従って、一般にエッ
チング表面の結晶性劣化等のダメージがなく、基本的に
は無損傷プロセスである。これに対し、異方性エッチン
グに用いられる反応性イオンエッチング等は、イオンの
スパッタリング効果により、エッチング表面に結晶性の
劣化が生じ、非晶質層を含む損傷層が形成される。この
ため、上記マイクロ波放電プラズマエッチングは、反応
性イオンエッチングなどにより、損傷を受けた半導体基
板の損傷層除去にも用いられる。
【００１６】例えば、絶縁膜に電極接続用のコンタクト
ホールを反応性イオンエッチングにより開孔した場合、
半導体表面に深さ約１０ｎｍ程度の非晶質層を含む損傷
層が発生する。
ホールを反応性イオンエッチングにより開孔した場合、
半導体表面に深さ約１０ｎｍ程度の非晶質層を含む損傷
層が発生する。
【００１７】仮に、このままでコンタクト電極を形成し
た場合、金属／半導体接合特性を著しく劣化させる。そ
こで、コンタクトホール開孔後、マイクロ波放電プラズ
マエッチングで、開孔部に存在する半導体基板の損傷層
を除去するようにしている。
た場合、金属／半導体接合特性を著しく劣化させる。そ
こで、コンタクトホール開孔後、マイクロ波放電プラズ
マエッチングで、開孔部に存在する半導体基板の損傷層
を除去するようにしている。
【００１８】図１８は損傷層除去量とＡｌ合金／Ｓｉシ
ョットキ接合特性の関係を示す基板の損傷層除去量に対
するリーク電流を示す特性曲線である。曲線101 はＮ型
のＳｉ基板上においてＡｌに１％のＳｉと０．５％のＣ
ｕを混合したＡｌ合金を配線層として形成した場合の特
性、曲線102 はＮ型のＳｉ基板上においてＡｌに１％の
Ｓｉを混合したＡｌ合金を配線層として形成した場合の
特性である。
ョットキ接合特性の関係を示す基板の損傷層除去量に対
するリーク電流を示す特性曲線である。曲線101 はＮ型
のＳｉ基板上においてＡｌに１％のＳｉと０．５％のＣ
ｕを混合したＡｌ合金を配線層として形成した場合の特
性、曲線102 はＮ型のＳｉ基板上においてＡｌに１％の
Ｓｉを混合したＡｌ合金を配線層として形成した場合の
特性である。
【００１９】上記図１８によれば、良好なショットキ接
合を得るには少なくとも１０ｎｍ以上エッチングして損
傷層を除去する必要がある。ところが、一般にコンタク
トホールを形成する領域には、異なる不純物、濃度を有
する拡散領域がすでに形成されている。このため、これ
ら損傷層の表面を同時に上記混合比の条件、すなわちＰ
O2／（ＰCF4 ＋ＰO2）が０．２付近でエッチングしよう
とすると、拡散領域によってエッチング量に差が生じる
という問題がある。
合を得るには少なくとも１０ｎｍ以上エッチングして損
傷層を除去する必要がある。ところが、一般にコンタク
トホールを形成する領域には、異なる不純物、濃度を有
する拡散領域がすでに形成されている。このため、これ
ら損傷層の表面を同時に上記混合比の条件、すなわちＰ
O2／（ＰCF4 ＋ＰO2）が０．２付近でエッチングしよう
とすると、拡散領域によってエッチング量に差が生じる
という問題がある。
【００２０】特に、高濃度のＮ型不純物が含まれている
場合には、エッチング速度が他の領域の２〜３倍にもな
るため、浅い接合を有する拡散領域における接合リーク
や耐圧不良の原因となる。
場合には、エッチング速度が他の領域の２〜３倍にもな
るため、浅い接合を有する拡散領域における接合リーク
や耐圧不良の原因となる。
【００２１】そこで、この発明では、まず、マイクロ波
放電によるプラズマエッチングを用いて異なる不純物領
域、異なる不純物濃度が混載された半導体を同時にほぼ
等しいエッチング速度でエッチングできるように混合比
の条件（ＰO2／（ＰCF4 ＋ＰO2））を選ぶことによっ
て、上記問題を解消する。
放電によるプラズマエッチングを用いて異なる不純物領
域、異なる不純物濃度が混載された半導体を同時にほぼ
等しいエッチング速度でエッチングできるように混合比
の条件（ＰO2／（ＰCF4 ＋ＰO2））を選ぶことによっ
て、上記問題を解消する。
【００２２】以下、第１の実施例としてのマイクロ波放
電プラズマエッチングを図面を参照して説明する。
電プラズマエッチングを図面を参照して説明する。
【００２３】図１はエッチングの圧力を一定とした場合
のＣＦ4 、Ｏ2 混合ガスに対するＯ2 ガスの分圧比ＰO2
／（ＰCF4 ＋ＰO2）とＮ+ 、Ｎ- 、Ｐ+ それぞれの拡散
領域におけるエッチング速度の関係を示す特性図であ
る。曲線11はＮ+ 拡散領域、曲線12はＮ- 拡散領域、曲
線13はＰ+ 拡散領域のもので、因に曲線14はレジスト膜
の場合である。
のＣＦ4 、Ｏ2 混合ガスに対するＯ2 ガスの分圧比ＰO2
／（ＰCF4 ＋ＰO2）とＮ+ 、Ｎ- 、Ｐ+ それぞれの拡散
領域におけるエッチング速度の関係を示す特性図であ
る。曲線11はＮ+ 拡散領域、曲線12はＮ- 拡散領域、曲
線13はＰ+ 拡散領域のもので、因に曲線14はレジスト膜
の場合である。
【００２４】各拡散領域のエッチング速度は、前述した
ように、ＰO2／（ＰCF4 ＋ＰO2）が０．２付近で最大と
なり、Ｏ2 を多く添加していくにつれエッチング速度は
徐々に減少していく。
ように、ＰO2／（ＰCF4 ＋ＰO2）が０．２付近で最大と
なり、Ｏ2 を多く添加していくにつれエッチング速度は
徐々に減少していく。
【００２５】しかしながら、各拡散領域のエッチング速
度の比に着目すると、図２に示すように、Ｎ- 拡散領域
に対するＮ+ 拡散領域のエッチング速度（曲線21) 、Ｎ
- 拡散領域に対するＰ+ 拡散領域のエッチング速度（曲
線22）とも、Ｏ2 を添加していくにつれ、徐々に１に近
づき、ＰO2／（ＰCF4 ＋ＰO2）が０．６付近で拡散領域
のエッチング速度の比がほぼ等しくなる。
度の比に着目すると、図２に示すように、Ｎ- 拡散領域
に対するＮ+ 拡散領域のエッチング速度（曲線21) 、Ｎ
- 拡散領域に対するＰ+ 拡散領域のエッチング速度（曲
線22）とも、Ｏ2 を添加していくにつれ、徐々に１に近
づき、ＰO2／（ＰCF4 ＋ＰO2）が０．６付近で拡散領域
のエッチング速度の比がほぼ等しくなる。
【００２６】この発明は上記の現象を利用している。つ
まり、マイクロ波放電プラズマエッチングにおいてＯ2
ガスの分圧がＣＦ4 ガスの分圧よりも大きいとき、すな
わち、ＰO2／（ＰCF4 ＋ＰO2）が０．５よりも大きいと
き、異なる不純物領域、異なる不純物濃度が混載された
半導体におけるエッチング速度をほぼ等しくすることが
できる。
まり、マイクロ波放電プラズマエッチングにおいてＯ2
ガスの分圧がＣＦ4 ガスの分圧よりも大きいとき、すな
わち、ＰO2／（ＰCF4 ＋ＰO2）が０．５よりも大きいと
き、異なる不純物領域、異なる不純物濃度が混載された
半導体におけるエッチング速度をほぼ等しくすることが
できる。
【００２７】図３は、ＣＭＯＳ素子とショットキトラン
ジスタを含むバイポーラ素子が混在するＢｉ- ＣＭＯＳ
ＩＣのコンタクトホール開孔後の構成を示す断面図で
ある。 Ｐ型のシリコン基板31上にＮ型の不純物が比較
的高濃度に導入されたＮ+ 埋め込み層32，33が形成さ
れ、エピタキシャル成長層34にそれぞれＮ型の不純物が
比較的低濃度に導入されたＮ- 型の不純物を含むウェル
領域35，36が形成されており、それぞれ素子分離絶縁膜
37によって素子分離がなされている。
ジスタを含むバイポーラ素子が混在するＢｉ- ＣＭＯＳ
ＩＣのコンタクトホール開孔後の構成を示す断面図で
ある。 Ｐ型のシリコン基板31上にＮ型の不純物が比較
的高濃度に導入されたＮ+ 埋め込み層32，33が形成さ
れ、エピタキシャル成長層34にそれぞれＮ型の不純物が
比較的低濃度に導入されたＮ- 型の不純物を含むウェル
領域35，36が形成されており、それぞれ素子分離絶縁膜
37によって素子分離がなされている。
【００２８】バイポーラ素子領域（Bipolar)では、ウェ
ル領域35中に、コレクタとしての深いＮ+ 拡散領域38、
ベースとしてＰ+ 拡散領域39、このＰ+ 拡散領域39中に
設けられたエミッタとしてのＮ+ 拡散領域40が形成され
ている。
ル領域35中に、コレクタとしての深いＮ+ 拡散領域38、
ベースとしてＰ+ 拡散領域39、このＰ+ 拡散領域39中に
設けられたエミッタとしてのＮ+ 拡散領域40が形成され
ている。
【００２９】ＰチャネルＭＯＳトランジスタ領域（P MO
S)では、ウェル領域36中に、ソース領域，ドレイン領域
としてのＰ+ 拡散領域41，42が形成されている。このＰ
+ 拡散領域41，42を跨ぐように基板上にはゲート酸化膜
43、その上にゲート電極44が形成されている。また、Ｎ
チャネルＭＯＳトランジスタ領域（N MOS)では、エピタ
キシャル成長層34中に、ソース領域，ドレイン領域とし
てのＮ+ 拡散領域45，46が形成されている。このＮ+ 拡
散領域45，46を跨ぐようにゲート酸化膜47、ゲート電極
48が形成されている。
S)では、ウェル領域36中に、ソース領域，ドレイン領域
としてのＰ+ 拡散領域41，42が形成されている。このＰ
+ 拡散領域41，42を跨ぐように基板上にはゲート酸化膜
43、その上にゲート電極44が形成されている。また、Ｎ
チャネルＭＯＳトランジスタ領域（N MOS)では、エピタ
キシャル成長層34中に、ソース領域，ドレイン領域とし
てのＮ+ 拡散領域45，46が形成されている。このＮ+ 拡
散領域45，46を跨ぐようにゲート酸化膜47、ゲート電極
48が形成されている。
【００３０】これらの素子領域上には層間絶縁膜49が形
成されており、この層間絶縁膜49上にそれぞれの素子の
拡散領域とのコンタクトをとるためにコンタクトホール
50〜57が形成されている。なお、コンタクトホール51は
ショットキバリヤダイオードのコンタクトホールであ
り、比較的低濃度のＮ型の不純物を含むＮ- 型領域のウ
ェル領域35の表面が露出される。
成されており、この層間絶縁膜49上にそれぞれの素子の
拡散領域とのコンタクトをとるためにコンタクトホール
50〜57が形成されている。なお、コンタクトホール51は
ショットキバリヤダイオードのコンタクトホールであ
り、比較的低濃度のＮ型の不純物を含むＮ- 型領域のウ
ェル領域35の表面が露出される。
【００３１】これらのコンタクトホール底部に露出した
不純物拡散領域の表面には、前述したとおり、コンタク
トホール開孔工程にＲＩＥ（反応性イオンエッチング）
法を用いることによって深さ約１０ｎｍ程度の損傷層が
発生している。
不純物拡散領域の表面には、前述したとおり、コンタク
トホール開孔工程にＲＩＥ（反応性イオンエッチング）
法を用いることによって深さ約１０ｎｍ程度の損傷層が
発生している。
【００３２】図４は上記損傷層を除去するためマイクロ
波放電プラズマエッチングを行ったときのエッチング時
間と各拡散領域のエッチング深さの関係を示す特性曲線
である。比較するため、ＰO2／（ＰCF4 ＋ＰO2）が０．
２、０．６それぞれ２種類のガス条件でエッチングし
た。
波放電プラズマエッチングを行ったときのエッチング時
間と各拡散領域のエッチング深さの関係を示す特性曲線
である。比較するため、ＰO2／（ＰCF4 ＋ＰO2）が０．
２、０．６それぞれ２種類のガス条件でエッチングし
た。
【００３３】上記図４によれば、明らかにＰO2／（Ｐ
CF4 ＋ＰO2）が０．６のときの方が各拡散領域の依存性
が少なく、また、エッチング速度が小さいためにエッチ
ング深さの制御が容易であることがわかる。
CF4 ＋ＰO2）が０．６のときの方が各拡散領域の依存性
が少なく、また、エッチング速度が小さいためにエッチ
ング深さの制御が容易であることがわかる。
【００３４】図５は、ＲＩＥ法を用いて、接合深さが約
２００ｎｍのＮ+型領域の表面が露出するコンタクトホ
ールを形成した後、コンタクトホール底部の損傷層の除
去に、やはり、ＰO2／（ＰCF4 ＋ＰO2）が０．２、０．
６それぞれ２種類のガス条件のマイクロ波放電プラズマ
エッチングを適用した場合のＮ- 型領域のエッチング深
さに対するＮ+ ／Ｐ接合耐圧の関係を示した特性曲線で
ある。
２００ｎｍのＮ+型領域の表面が露出するコンタクトホ
ールを形成した後、コンタクトホール底部の損傷層の除
去に、やはり、ＰO2／（ＰCF4 ＋ＰO2）が０．２、０．
６それぞれ２種類のガス条件のマイクロ波放電プラズマ
エッチングを適用した場合のＮ- 型領域のエッチング深
さに対するＮ+ ／Ｐ接合耐圧の関係を示した特性曲線で
ある。
【００３５】コンタクトホール開孔工程におけるＲＩＥ
により、コンタクトホール底部がオーバーエッチングさ
れ、全体的にわずかなエッチングを行ってもトンネル電
流の影響により耐圧不良が発生する傾向がある。ＰO2／
（ＰCF4 ＋ＰO2）＝０．２の場合、エッチング深さが約
２０ｎｍですでに耐圧不良が発生し始める。これに対
し、ＰO2／（ＰCF4 ＋ＰO2）＝０．６の場合、エッチン
グ深さが約２００ｎｍまで耐圧不良は発生しない。
により、コンタクトホール底部がオーバーエッチングさ
れ、全体的にわずかなエッチングを行ってもトンネル電
流の影響により耐圧不良が発生する傾向がある。ＰO2／
（ＰCF4 ＋ＰO2）＝０．２の場合、エッチング深さが約
２０ｎｍですでに耐圧不良が発生し始める。これに対
し、ＰO2／（ＰCF4 ＋ＰO2）＝０．６の場合、エッチン
グ深さが約２００ｎｍまで耐圧不良は発生しない。
【００３６】この差を明らかにするために図６では、Ｎ
- 型領域のエッチング深さに対し、ＮＰＮトランジスタ
アレイを用いてトランジスタ生成確率を計算した結果を
示す。この結果、ＰO2／（ＰCF4 ＋ＰO2）＝０．２の場
合では、エッチングの深さが約２０ｎｍでトランジスタ
生成確率は９９．７％程度と非常に悪いレベルであるの
に対し、ＰO2／（ＰCF4 ＋ＰO2）＝０．６の場合、エッ
チング深さが約２０ｎｍでもトランジスタ生成確率はほ
ぼ１００％を維持していることがわかる。これは、１０
００個のトランジスタアレイの歩留まりに換算すると、
それぞれ、４、９％、１００％に相当する。
- 型領域のエッチング深さに対し、ＮＰＮトランジスタ
アレイを用いてトランジスタ生成確率を計算した結果を
示す。この結果、ＰO2／（ＰCF4 ＋ＰO2）＝０．２の場
合では、エッチングの深さが約２０ｎｍでトランジスタ
生成確率は９９．７％程度と非常に悪いレベルであるの
に対し、ＰO2／（ＰCF4 ＋ＰO2）＝０．６の場合、エッ
チング深さが約２０ｎｍでもトランジスタ生成確率はほ
ぼ１００％を維持していることがわかる。これは、１０
００個のトランジスタアレイの歩留まりに換算すると、
それぞれ、４、９％、１００％に相当する。
【００３７】また、この発明ではこのＣＦ4 ガスとＯ2
ガスの混合ガスを用いたマイクロ波プラズマ放電によ
り、極めて良質な酸化膜を形成することができる。前述
のマイクロ波プラズマ放電によるエッチングでは、プラ
ズマ中でＣＦ4 が解離してフッ素ラジカルＦ* が生成さ
れ、これがシリコン及びシリコン化合物と反応して揮発
性のＳｉＦ4 となって排気されるものであるが、このＳ
ｉＦ4 とＯ2 が結合することによって、ＳｉＦｘＯｙの
組成の酸化膜が形成される。この酸化膜は、例えば前記
図３におけるゲート酸化膜43，47に適用されることによ
って、微細化されても品質が劣化しないゲート酸化膜を
形成し、もって、高信頼性の半導体装置が構成される。
ガスの混合ガスを用いたマイクロ波プラズマ放電によ
り、極めて良質な酸化膜を形成することができる。前述
のマイクロ波プラズマ放電によるエッチングでは、プラ
ズマ中でＣＦ4 が解離してフッ素ラジカルＦ* が生成さ
れ、これがシリコン及びシリコン化合物と反応して揮発
性のＳｉＦ4 となって排気されるものであるが、このＳ
ｉＦ4 とＯ2 が結合することによって、ＳｉＦｘＯｙの
組成の酸化膜が形成される。この酸化膜は、例えば前記
図３におけるゲート酸化膜43，47に適用されることによ
って、微細化されても品質が劣化しないゲート酸化膜を
形成し、もって、高信頼性の半導体装置が構成される。
【００３８】以下、微細加工に適した酸化膜の形成を第
２の実施例として説明する。
２の実施例として説明する。
【００３９】図７は前記図１に示したエッチング速度の
関係を示す特性図と同一の条件下において生成されるシ
リコン酸化膜の膜厚を示す特性図である。この図７と前
記図１の結果より、例えばＰO2／（ＰCF4 ＋ＰO2）＝
０．６の条件下でシリコン表面層を２０ｎｍ程度エッチ
ング除去し、Ｎ- 型のシリコン表面上に約４ｎｍの酸化
膜を形成することが可能である。このときのプラズマ放
電時間は約６０秒である。
関係を示す特性図と同一の条件下において生成されるシ
リコン酸化膜の膜厚を示す特性図である。この図７と前
記図１の結果より、例えばＰO2／（ＰCF4 ＋ＰO2）＝
０．６の条件下でシリコン表面層を２０ｎｍ程度エッチ
ング除去し、Ｎ- 型のシリコン表面上に約４ｎｍの酸化
膜を形成することが可能である。このときのプラズマ放
電時間は約６０秒である。
【００４０】この酸化反応はＯ2 雰囲気のみでは起こら
ず、触媒的な働きをするフッ素ラジカルの存在が必要で
ある。膜厚の制御性もウェハ内±３．５％と良好であ
り、常温で形成される。しかも、露出したシリコン表面
の水分や窒素を含んだ汚染部分を除去しつつ酸化反応が
行われるため、清浄度が非常に高い。従って、微細化に
必須な薄膜のゲート酸化膜の形成に最適である。
ず、触媒的な働きをするフッ素ラジカルの存在が必要で
ある。膜厚の制御性もウェハ内±３．５％と良好であ
り、常温で形成される。しかも、露出したシリコン表面
の水分や窒素を含んだ汚染部分を除去しつつ酸化反応が
行われるため、清浄度が非常に高い。従って、微細化に
必須な薄膜のゲート酸化膜の形成に最適である。
【００４１】図８はＭＯＳ型のゲート電圧Ｖｇに対する
漏れ電流の関係を示す特性図である。Ｐ型基板61上の厚
い酸化膜62に延在する薄いゲート酸化膜63の上にゲート
電極64が形成されている。厚い酸化膜62と反対側のゲー
ト電極64の端から基板61上にはＮ+ 型領域65が形成され
ている。Ｎ+ 型領域65には一定の電圧０Ｖを与え、ゲー
ト電極64に与える電圧Ｖｇを変化させる。曲線66（破
線）は通常の熱酸化で形成されたゲート酸化膜を持った
構成の特性、曲線67（実線）はこの発明のマイクロ波プ
ラズマ放電によって形成されたゲート酸化膜を持った構
成の特性である。ゲート電圧Ｖｇの値で漏れ電流の値が
変化し、３状態に分けられる。すなわち、電荷が充満し
た状態（acc)、デプレッション状態（dep)、反転状態(I
nv) である。
漏れ電流の関係を示す特性図である。Ｐ型基板61上の厚
い酸化膜62に延在する薄いゲート酸化膜63の上にゲート
電極64が形成されている。厚い酸化膜62と反対側のゲー
ト電極64の端から基板61上にはＮ+ 型領域65が形成され
ている。Ｎ+ 型領域65には一定の電圧０Ｖを与え、ゲー
ト電極64に与える電圧Ｖｇを変化させる。曲線66（破
線）は通常の熱酸化で形成されたゲート酸化膜を持った
構成の特性、曲線67（実線）はこの発明のマイクロ波プ
ラズマ放電によって形成されたゲート酸化膜を持った構
成の特性である。ゲート電圧Ｖｇの値で漏れ電流の値が
変化し、３状態に分けられる。すなわち、電荷が充満し
た状態（acc)、デプレッション状態（dep)、反転状態(I
nv) である。
【００４２】上記図８の特性によれば、曲線67の逆方向
電流の絶対値が曲線66のそれよりも小さく、再結合電流
の漏れ分も曲線66のものよりも改善されている。これに
より、この発明のマイクロ波プラズマ放電によって形成
されたゲート酸化膜は基板61との界面の不純物が非常に
少なく、汚染源を含まない高品質であることが明らかで
ある。
電流の絶対値が曲線66のそれよりも小さく、再結合電流
の漏れ分も曲線66のものよりも改善されている。これに
より、この発明のマイクロ波プラズマ放電によって形成
されたゲート酸化膜は基板61との界面の不純物が非常に
少なく、汚染源を含まない高品質であることが明らかで
ある。
【００４３】図９〜図１７は上記第１、第２の実施例を
用いて構成されるＢｉ- ＣＭＯＳＩＣの製造方法を工程
順に示す断面図である。
用いて構成されるＢｉ- ＣＭＯＳＩＣの製造方法を工程
順に示す断面図である。
【００４４】まず、図９に示すようにシリコン基板71上
にＮ型の不純物が比較的高濃度に導入されたＮ+ 埋め込
み層72，73を選択的に形成する。その後、基板71上をエ
ピタキシャル成長させ、Ｐ型のエピタキシャル成長層74
を形成する。次にウェル領域の形成予定領域にＮ型の不
純物を導入し、基板上表面を一様にエッチング処理した
後、埋め込み層72，73にそれぞれ達するようなＮ型のウ
ェル領域75，76を熱拡散させる。このとき基板表面には
酸化膜77が形成される。
にＮ型の不純物が比較的高濃度に導入されたＮ+ 埋め込
み層72，73を選択的に形成する。その後、基板71上をエ
ピタキシャル成長させ、Ｐ型のエピタキシャル成長層74
を形成する。次にウェル領域の形成予定領域にＮ型の不
純物を導入し、基板上表面を一様にエッチング処理した
後、埋め込み層72，73にそれぞれ達するようなＮ型のウ
ェル領域75，76を熱拡散させる。このとき基板表面には
酸化膜77が形成される。
【００４５】次に、図１０に示されるように酸化膜77上
にバッファ層として薄いポリシリコン膜78を形成し、そ
の上に素子領域のみを覆うシリコン窒化膜79をフォトリ
ソグラフィ技術によって形成する。さらに、シリコン窒
化膜79を含むポリシリコン膜78上に選択的にレジスト膜
80を形成し、フォトリソグラフィ技術によって反転防止
層形成予定領域のみを露出させる。このレジスト膜80で
覆われていない露出部分にＰ- 型の不純物を導入するこ
とにより反転防止層81を形成する。
にバッファ層として薄いポリシリコン膜78を形成し、そ
の上に素子領域のみを覆うシリコン窒化膜79をフォトリ
ソグラフィ技術によって形成する。さらに、シリコン窒
化膜79を含むポリシリコン膜78上に選択的にレジスト膜
80を形成し、フォトリソグラフィ技術によって反転防止
層形成予定領域のみを露出させる。このレジスト膜80で
覆われていない露出部分にＰ- 型の不純物を導入するこ
とにより反転防止層81を形成する。
【００４６】次に、図１１に示されるように、アニール
処理によってフィールド酸化膜82を形成する。その後、
シリコン窒化膜79をエッチング除去し、コレクタの深い
拡散を行うためレジスト膜83をフォトリソグラフィ技術
で形成し、コレクタ領域84にＮ+ 型の不純物を導入す
る。
処理によってフィールド酸化膜82を形成する。その後、
シリコン窒化膜79をエッチング除去し、コレクタの深い
拡散を行うためレジスト膜83をフォトリソグラフィ技術
で形成し、コレクタ領域84にＮ+ 型の不純物を導入す
る。
【００４７】次に、図１２に示されるように、フォトリ
ソグラフィ技術を用いて選択的に不純物を導入し、ＭＯ
Ｓトランジスタそれぞれのチャネル領域85，86を形成す
る。そして、この発明のゲート酸化膜87を形成する。す
なわち、ＣＦ4 ガスとＯ2 ガスの混合ガスを用いたマイ
クロ波プラズマ放電により、汚染表面を除去しつつ清浄
度の高い酸化膜87を形成する。
ソグラフィ技術を用いて選択的に不純物を導入し、ＭＯ
Ｓトランジスタそれぞれのチャネル領域85，86を形成す
る。そして、この発明のゲート酸化膜87を形成する。す
なわち、ＣＦ4 ガスとＯ2 ガスの混合ガスを用いたマイ
クロ波プラズマ放電により、汚染表面を除去しつつ清浄
度の高い酸化膜87を形成する。
【００４８】次に、図１３に示されるように、フォトリ
ソグラフィ技術を用いて所定の素子領域にゲート電極88
を形成する。また、ＮチャネルＭＯＳトランジスタをＬ
ＤＤ構造とするため選択的にＮ- 型拡散領域89を形成す
る。
ソグラフィ技術を用いて所定の素子領域にゲート電極88
を形成する。また、ＮチャネルＭＯＳトランジスタをＬ
ＤＤ構造とするため選択的にＮ- 型拡散領域89を形成す
る。
【００４９】次に、図１４に示されるように、ベース領
域を形成するためのレジスト膜90を形成し、このレジス
ト膜90で覆われていない部分の基板表面に不純物を導入
し、ベース領域91を形成する。
域を形成するためのレジスト膜90を形成し、このレジス
ト膜90で覆われていない部分の基板表面に不純物を導入
し、ベース領域91を形成する。
【００５０】次に、図１５に示されるように、フォトリ
ソグラフィ技術を用いて高濃度の不純物領域をそれぞれ
選択的に導入する。これにより、エミッタとしてのＮ+
型拡散領域92及びＮチャネル型ＭＯＳトランジスタのソ
ース，ドレインとしてのＮ+ 型拡散領域93を形成し、さ
らにベース領域91内のＰ+ 型拡散領域94及びＰチャネル
型ＭＯＳトランジスタのソース，ドレインとしてのＰ+
型拡散領域95を形成する。
ソグラフィ技術を用いて高濃度の不純物領域をそれぞれ
選択的に導入する。これにより、エミッタとしてのＮ+
型拡散領域92及びＮチャネル型ＭＯＳトランジスタのソ
ース，ドレインとしてのＮ+ 型拡散領域93を形成し、さ
らにベース領域91内のＰ+ 型拡散領域94及びＰチャネル
型ＭＯＳトランジスタのソース，ドレインとしてのＰ+
型拡散領域95を形成する。
【００５１】次に、図１６に示されるように、素子領域
を含む基板上全面にＣＶＤ法による酸化膜、ＢＰＳＧ
膜、ＰＳＧ膜等からなる層間絶縁膜96を形成する。その
後、バイポーラトランジスタ部分のコレクタ、ベース、
エミッタ、ＰチャネルＭＯＳトランジスタ、Ｎチャネル
ＭＯＳトランジスタのソース，ドレインそれぞれと接続
するためのコンタクトホール97をＲＩＥ法によって形成
する。各コンタクトホール97底部には損傷層が存在する
ので、その後、この発明のマイクロ波放電プラズマエッ
チングを利用して損傷層を除去する。すなわち、Ｏ2 ガ
スの分圧がＣＦ4 ガスの分圧よりも大きい、例えば、Ｐ
O2／（ＰCF4 ＋ＰO2）＝０．６の条件にて異なる不純物
領域、異なる不純物濃度が混載したコンタクトホール97
底部それぞれの半導体をほぼ等しいエッチング速度でエ
ッチングする。
を含む基板上全面にＣＶＤ法による酸化膜、ＢＰＳＧ
膜、ＰＳＧ膜等からなる層間絶縁膜96を形成する。その
後、バイポーラトランジスタ部分のコレクタ、ベース、
エミッタ、ＰチャネルＭＯＳトランジスタ、Ｎチャネル
ＭＯＳトランジスタのソース，ドレインそれぞれと接続
するためのコンタクトホール97をＲＩＥ法によって形成
する。各コンタクトホール97底部には損傷層が存在する
ので、その後、この発明のマイクロ波放電プラズマエッ
チングを利用して損傷層を除去する。すなわち、Ｏ2 ガ
スの分圧がＣＦ4 ガスの分圧よりも大きい、例えば、Ｐ
O2／（ＰCF4 ＋ＰO2）＝０．６の条件にて異なる不純物
領域、異なる不純物濃度が混載したコンタクトホール97
底部それぞれの半導体をほぼ等しいエッチング速度でエ
ッチングする。
【００５２】次に、図１７に示されるように、コンタク
トホール97を埋めるように各電極としてのアルミニウム
をスパッタ蒸着する。その後、フォトリソグラフィ技術
及びＲＩＥ法によってＢｉ- ＣＭＯＳ素子それぞれの電
極98を形成する。
トホール97を埋めるように各電極としてのアルミニウム
をスパッタ蒸着する。その後、フォトリソグラフィ技術
及びＲＩＥ法によってＢｉ- ＣＭＯＳ素子それぞれの電
極98を形成する。
【００５３】このように上記各実施例によれば、異なる
不純物領域、異なる不純物濃度が混載された半導体基体
の特定の拡散領域での過剰エッチングを防止することが
できる。また、品質の高い酸化膜の形成により、信頼
性、電気的特性の向上が期待できる。
不純物領域、異なる不純物濃度が混載された半導体基体
の特定の拡散領域での過剰エッチングを防止することが
できる。また、品質の高い酸化膜の形成により、信頼
性、電気的特性の向上が期待できる。
【００５４】
【発明の効果】以上説明したようにこの発明の方法によ
れば、Ｏ 2 ガスの流量比が全体の半分より大きいＣＦ 4 と
Ｏ 2 の混合ガスを用いて、異なる不純物領域、異なる不
純物濃度の領域が混載された半導体基体を同時にプラズ
マエッチングすることにより、異なる不純物領域、異な
る不純物濃度の領域をほぼ等しい速度で同時にエッチン
グすることができる。
れば、Ｏ 2 ガスの流量比が全体の半分より大きいＣＦ 4 と
Ｏ 2 の混合ガスを用いて、異なる不純物領域、異なる不
純物濃度の領域が混載された半導体基体を同時にプラズ
マエッチングすることにより、異なる不純物領域、異な
る不純物濃度の領域をほぼ等しい速度で同時にエッチン
グすることができる。
【図１】 エッチングの圧力を一定とした場合のＣ
Ｆ4 、Ｏ2 混合ガスに対するＯ2 ガスの分圧比ＰO2／
（ＰCF4 ＋ＰO2）とＮ+ 、Ｎ- 、Ｐ+ それぞれの拡散領
域におけるエッチング速度の関係を示す特性曲線。
Ｆ4 、Ｏ2 混合ガスに対するＯ2 ガスの分圧比ＰO2／
（ＰCF4 ＋ＰO2）とＮ+ 、Ｎ- 、Ｐ+ それぞれの拡散領
域におけるエッチング速度の関係を示す特性曲線。
【図２】 ＣＦ4 、Ｏ2 混合ガスに対するＯ2 ガスの分
圧比ＰO2／（ＰCF4＋ＰO2）の変化量に応じたＮ- 拡散
領域に対する各拡散領域のエッチング速度の比を示す特
性曲線。
圧比ＰO2／（ＰCF4＋ＰO2）の変化量に応じたＮ- 拡散
領域に対する各拡散領域のエッチング速度の比を示す特
性曲線。
【図３】 ＢｉＣＭＯＳ ＩＣのコンタクトホール開孔
後の構成を示す断面図。
後の構成を示す断面図。
【図４】 エッチング時間と各拡散領域のエッチング深
さの関係を示す特性図。
さの関係を示す特性図。
【図５】 Ｎ− 型領域のエッチング深さと、Ｎ＋ ／
Ｐ接合耐圧の関係を示した特性図。
Ｐ接合耐圧の関係を示した特性図。
【図６】 Ｎ− 型領域のエッチング深さとＮＰＮトラ
ンジスタ生成確率の関係を示す特性図。
ンジスタ生成確率の関係を示す特性図。
【図７】 前記図１と同一の条件下において生成される
シリコン酸化膜の膜厚を示す特性図。
シリコン酸化膜の膜厚を示す特性図。
【図８】 ＭＯＳ型のゲート電圧Ｖｇに対する漏れ電流
の関係を示す特性図。
の関係を示す特性図。
【図９】 第１、第２の実施例を用いて構成されるＢｉ
- ＣＭＯＳ ＩＣの製造方法を工程順に示す第１の断面
図。
- ＣＭＯＳ ＩＣの製造方法を工程順に示す第１の断面
図。
【図１０】 第１、第２の実施例を用いて構成されるＢ
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第２の断
面図。
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第２の断
面図。
【図１１】 第１、第２の実施例を用いて構成されるＢ
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第３の断
面図。
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第３の断
面図。
【図１２】 第１、第２の実施例を用いて構成されるＢ
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第４の断
面図。
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第４の断
面図。
【図１３】 第１、第２の実施例を用いて構成されるＢ
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第５の断
面図。
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第５の断
面図。
【図１４】 第１、第２の実施例を用いて構成されるＢ
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第６の断
面図。
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第６の断
面図。
【図１５】 第１、第２の実施例を用いて構成されるＢ
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第７の断
面図。
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第７の断
面図。
【図１６】 第１、第２の実施例を用いて構成されるＢ
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第８の断
面図。
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第８の断
面図。
【図１７】 第１、第２の実施例を用いて構成されるＢ
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第９の断
面図。
ｉ- ＣＭＯＳ ＩＣの製造方法を工程順に示す第９の断
面図。
【図１８】 半導体基板の損傷層除去量とＡｌ合金／Ｓ
ｉショットキ接合特性の関係を示す基板の損傷層除去量
に対するリーク電流を示す特性曲線。
ｉショットキ接合特性の関係を示す基板の損傷層除去量
に対するリーク電流を示す特性曲線。
31，71…シリコン基板，32，33，72，73…埋め込み層、
34，74…エピタキシャル成長層、35，36，75，76…ウェ
ル領域、37…素子分離絶縁膜、38，40，45，46，93…Ｎ
+ 拡散領域、39，41，42，94，95…Ｐ+ 拡散領域、43，
47，87…ゲート酸化膜、44，48，88…ゲート電極、49，
96…層間絶縁膜、51，52，53，54，55，56，57，97…コ
ンタクトホール、77…酸化膜、78…ポリシリコン膜、79
…シリコン窒化膜、80，90…レジスト膜、81…反転防止
層、82…フィールド酸化膜、84…コレクタ領域、85，86
…チャネル領域、89…Ｎ- 型拡散領域、91…ベース領
域、98…電極。
34，74…エピタキシャル成長層、35，36，75，76…ウェ
ル領域、37…素子分離絶縁膜、38，40，45，46，93…Ｎ
+ 拡散領域、39，41，42，94，95…Ｐ+ 拡散領域、43，
47，87…ゲート酸化膜、44，48，88…ゲート電極、49，
96…層間絶縁膜、51，52，53，54，55，56，57，97…コ
ンタクトホール、77…酸化膜、78…ポリシリコン膜、79
…シリコン窒化膜、80，90…レジスト膜、81…反転防止
層、82…フィールド酸化膜、84…コレクタ領域、85，86
…チャネル領域、89…Ｎ- 型拡散領域、91…ベース領
域、98…電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065
Claims (1)
- 【請求項１】ＣＦ4とＯ2の混合ガス雰囲気を用いたマイ
クロ波放電によってプラズマエッチングする工程を含む
半導体装置の製造方法において、前記Ｏ 2 ガスの流量比
が全体の半分より大きいＣＦ 4 とＯ 2 の混合ガスを用い
て、異なる不純物領域、異なる不純物濃度の領域が混載
された半導体基体を同時にプラズマエッチングすること
を特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040662A JP3071840B2 (ja) | 1990-04-10 | 1991-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-94716 | 1990-04-10 | ||
| JP9471690 | 1990-04-10 | ||
| JP3040662A JP3071840B2 (ja) | 1990-04-10 | 1991-02-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212419A JPH04212419A (ja) | 1992-08-04 |
| JP3071840B2 true JP3071840B2 (ja) | 2000-07-31 |
Family
ID=26380153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040662A Expired - Fee Related JP3071840B2 (ja) | 1990-04-10 | 1991-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071840B2 (ja) |
-
1991
- 1991-02-14 JP JP3040662A patent/JP3071840B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04212419A (ja) | 1992-08-04 |
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