JPS60140862A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60140862A JPS60140862A JP58247010A JP24701083A JPS60140862A JP S60140862 A JPS60140862 A JP S60140862A JP 58247010 A JP58247010 A JP 58247010A JP 24701083 A JP24701083 A JP 24701083A JP S60140862 A JPS60140862 A JP S60140862A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- memory element
- element section
- type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 230000002093 peripheral effect Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 5
- 239000000969 carrier Substances 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体記憶装置に関する。
（従来技術）
絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の
一つとしてのＭＯＳＦＥＴを用いた半導体記憶装置にお
いては、高速化、大容量介との要求から記憶素子部を含
めた回路全体の寸法及び個々の素子寸法が縮小されてき
ている。素子寸法が縮小されたために内部の電界が高く
なシ、キャリアがピンチオンしたチャンネルからドレイ
ンへ向う途中でキャリアが高電界によシ加速されてドレ
イン近傍の空乏層でインパクトイオン化を引起こし電子
・正孔対を作る。例えは、Ｎ型半導体装置においては発
生した電子は電位分布によシトレインへ流れ、正孔は基
板へ流れるが、この正孔が基板へ流れる際に、一部が空
乏層を通過して基板の中性領域に達する前に、充分大き
な運動エネルギーを得て更にインパクトイオン化を引起
す（第２次インパクトイオン化）。この時も電子・正孔
対ができ、電子はドレインへ、正孔は基板へ流れる。し
かしこの第２次インパクトイオン化が基板に近い空乏層
端部で起きた場合、生成した電子は空乏層で発生したと
しても基＆までの電位差が小さいため、奄界に逆っであ
る確率で基板に注入される。こうして電気的に基板中に
注入された過剰電子は、一部再結合して消滅するものも
あるが、基板中を拡散してゆくものもある。この拡散し
ていったｉＪ子は記憶セルのキャパシタやドレインの空
乏層端に達するとポテンシャルの井戸に捕えられて、記
憶セルの情報が反転してしまい不良となるという欠点を
生ずる。
一つとしてのＭＯＳＦＥＴを用いた半導体記憶装置にお
いては、高速化、大容量介との要求から記憶素子部を含
めた回路全体の寸法及び個々の素子寸法が縮小されてき
ている。素子寸法が縮小されたために内部の電界が高く
なシ、キャリアがピンチオンしたチャンネルからドレイ
ンへ向う途中でキャリアが高電界によシ加速されてドレ
イン近傍の空乏層でインパクトイオン化を引起こし電子
・正孔対を作る。例えは、Ｎ型半導体装置においては発
生した電子は電位分布によシトレインへ流れ、正孔は基
板へ流れるが、この正孔が基板へ流れる際に、一部が空
乏層を通過して基板の中性領域に達する前に、充分大き
な運動エネルギーを得て更にインパクトイオン化を引起
す（第２次インパクトイオン化）。この時も電子・正孔
対ができ、電子はドレインへ、正孔は基板へ流れる。し
かしこの第２次インパクトイオン化が基板に近い空乏層
端部で起きた場合、生成した電子は空乏層で発生したと
しても基＆までの電位差が小さいため、奄界に逆っであ
る確率で基板に注入される。こうして電気的に基板中に
注入された過剰電子は、一部再結合して消滅するものも
あるが、基板中を拡散してゆくものもある。この拡散し
ていったｉＪ子は記憶セルのキャパシタやドレインの空
乏層端に達するとポテンシャルの井戸に捕えられて、記
憶セルの情報が反転してしまい不良となるという欠点を
生ずる。
（発明の目的）
本発明の目的は、上記欠点を除去し、インパクトイオン
化電流による誤動作を防止することのできる半導体記憶
装置を提供することにある。
化電流による誤動作を防止することのできる半導体記憶
装置を提供することにある。
（発明の構成）
本発明の半導体記憶装置は、−導電型半導体基板に設け
られた記憶素子部と、該記憶素子部を駆動しかつ入出力
を行うための周辺回路素子部と、前記半導体基板と反対
導電型で２〜１０μｍの深さを有し前記記憶素子部を囲
む領域とを含んで構成される。
られた記憶素子部と、該記憶素子部を駆動しかつ入出力
を行うための周辺回路素子部と、前記半導体基板と反対
導電型で２〜１０μｍの深さを有し前記記憶素子部を囲
む領域とを含んで構成される。
前記記憶素子部を囲む反対導電型の領域は定電位源に接
続されていることが好ましい。
続されていることが好ましい。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の断面図である。
この実施例では一青型をＰ型として説明する。
Ｐ型シリコン体基板１に設けられた記憶素子部ＭＣＥＬ
Ｌと、この記憶素子部を駆動しかつ入出力を行うためＭ
ＩＳ）ランジスタＱＤ等を含む周辺回路素子部と、シリ
コン基板１と反対導電型即ちＮ型で２〜１０μｍの深さ
を有し記憶素子部Ｍ−ＣＥＬＬを囲む領域２とを含んで
構成される。
Ｌと、この記憶素子部を駆動しかつ入出力を行うためＭ
ＩＳ）ランジスタＱＤ等を含む周辺回路素子部と、シリ
コン基板１と反対導電型即ちＮ型で２〜１０μｍの深さ
を有し記憶素子部Ｍ−ＣＥＬＬを囲む領域２とを含んで
構成される。
このような構造にすれば、インパクトイオン化のために
発生したキャリアが半導体基板中を拡散して行く途中で
、この領域２と基板１とで作るＰＮ接合に捕えることが
でき、記憶素子部に達するのを防止して記憶素子部の誤
動作をなくすことができる。
発生したキャリアが半導体基板中を拡散して行く途中で
、この領域２と基板１とで作るＰＮ接合に捕えることが
でき、記憶素子部に達するのを防止して記憶素子部の誤
動作をなくすことができる。
更に詳しく説明すると、記憶素子部Ｍ−ＣＥＬＬはＭＩ
Ｓ）ランジスタＱＭ及びキャパシタＣＰ等を含んで構成
されており、Ｎ型領域２はこれらのＭＩＳ ）ランジス
タＱ、やキャパシタＣＰ等を含んで構成されている記憶
素子部を囲むのである。
Ｓ）ランジスタＱＭ及びキャパシタＣＰ等を含んで構成
されており、Ｎ型領域２はこれらのＭＩＳ ）ランジス
タＱ、やキャパシタＣＰ等を含んで構成されている記憶
素子部を囲むのである。
ＭＩＳ ）ランジスタＱＭはＮ型のソース・ドレイン領
域１２．１３とゲート電極１４とで構成され、キャパシ
タＣＰはシリコン基板１を一方の電極、多結晶シリコン
膜で作られた電極６を他方の電極、薄いＳ ｉ０２膜１
５を誘電体として構成される。
域１２．１３とゲート電極１４とで構成され、キャパシ
タＣＰはシリコン基板１を一方の電極、多結晶シリコン
膜で作られた電極６を他方の電極、薄いＳ ｉ０２膜１
５を誘電体として構成される。
周辺回路部の代表として示したＭＩＳ ）ランク↓
スタＱＩ）はＮ型ソースｅドレイン領域１０ 、１１ゲ
ート電極７とで構成される。尚、第１図において、４，
１６は薄い８ｉ０ｘ膜、８は層間絶縁膜、９．１９はア
ルミニウム電極及び配線である。
ート電極７とで構成される。尚、第１図において、４，
１６は薄い８ｉ０ｘ膜、８は層間絶縁膜、９．１９はア
ルミニウム電極及び配線である。
次に、この実施例の製造法について説明する。
第２図（ａｌ〜（Ｃ）は本発明の一実施例の半導体記憶
装置の製造方法を説明するための工程順に示した断面図
である。
装置の製造方法を説明するための工程順に示した断面図
である。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
の一主平面上にフォトリソグラフィ技術を用５− いてイオン注入マスク１８を形成し、シリコン基板１と
反対導電型を与えるＮ型不純物１７を選択的にイオン注
入し、Ｎ型イオン注入領域２′ヲ作る。
の一主平面上にフォトリソグラフィ技術を用５− いてイオン注入マスク１８を形成し、シリコン基板１と
反対導電型を与えるＮ型不純物１７を選択的にイオン注
入し、Ｎ型イオン注入領域２′ヲ作る。
Ｎ型イオン注入領域２′は記憶素子部Ｍ−ＣＥＬＬを囲
むように形成することはもちろんである。
むように形成することはもちろんである。
次に、第２図（ｂ）に示すように、窒素雰囲気中で熱処
理を行い、公知の選択酸化法またはＬＯＣＯ８法によっ
て素子分離用のフィールド５ｉ０２膜５を所定パターン
に成長させることによシ２〜１０μｍの深さのＮ型領域
２を形成する。次いで、全面に多結晶シリコン膜をＣＶ
Ｄ法によシ成長させた後リン等の不純物をこの多結晶シ
リコン膜中に熱拡散又はイオン注入技術を用いてドープ
し、次にフォトエツチングによシ多結晶シリコン膜をバ
ターニングし記憶素子部Ｍ−ＣＥＬＬ側にゲートを極１
４、キャパシタ電極６．及び周辺回路素子のゲート電極
７をそれぞれ形成し、酸化性雰囲気中での熱処理によっ
て各多結晶シリコン膜６．７．１４の表面に５ｉ０２膜
１６を薄く形成し、それらの各多結晶シリコン膜及びフ
ィールドＳ ｔｏ、膜５をマ６− スフとしてリン又は砒素等の不純物をシリコン基板１に
自己整合方式で導入しＮ＋型のソース・ドレイン領域１
０．１１及び１．１２に形成する。
理を行い、公知の選択酸化法またはＬＯＣＯ８法によっ
て素子分離用のフィールド５ｉ０２膜５を所定パターン
に成長させることによシ２〜１０μｍの深さのＮ型領域
２を形成する。次いで、全面に多結晶シリコン膜をＣＶ
Ｄ法によシ成長させた後リン等の不純物をこの多結晶シ
リコン膜中に熱拡散又はイオン注入技術を用いてドープ
し、次にフォトエツチングによシ多結晶シリコン膜をバ
ターニングし記憶素子部Ｍ−ＣＥＬＬ側にゲートを極１
４、キャパシタ電極６．及び周辺回路素子のゲート電極
７をそれぞれ形成し、酸化性雰囲気中での熱処理によっ
て各多結晶シリコン膜６．７．１４の表面に５ｉ０２膜
１６を薄く形成し、それらの各多結晶シリコン膜及びフ
ィールドＳ ｔｏ、膜５をマ６− スフとしてリン又は砒素等の不純物をシリコン基板１に
自己整合方式で導入しＮ＋型のソース・ドレイン領域１
０．１１及び１．１２に形成する。
また各多結晶シリコン膜６，７．１４中にも同時に上記
不純物が導入され、電極又は配線として充分な低抵抗膜
となる。
不純物が導入され、電極又は配線として充分な低抵抗膜
となる。
次に第２図（Ｃ）に示すように、層間絶縁膜８を形成す
る。
る。
次に、フォトエツチングによってこの層間絶縁膜８及び
フィールド５ｉＯｚ膜５をエツチングして各コンタクト
ホールを形成し、次いでアルミニウム等の金属を全面に
付着させた後フォトエツチングでパターニングを行いア
ルミニウム電極及び配線９，１９を形成する。Ｎ型領域
２に接続するアルミニウム配線１９は定電位源に接続す
る。このようにして第１図に示す半導体記憶装置を製造
することができる。
フィールド５ｉＯｚ膜５をエツチングして各コンタクト
ホールを形成し、次いでアルミニウム等の金属を全面に
付着させた後フォトエツチングでパターニングを行いア
ルミニウム電極及び配線９，１９を形成する。Ｎ型領域
２に接続するアルミニウム配線１９は定電位源に接続す
る。このようにして第１図に示す半導体記憶装置を製造
することができる。
上記実施例では、代表的にＭＩＳ）ランジスタＱＭを１
個、キャパシタＣＰを１個で以って示したが、記憶素子
部はこれに限定されず６トランジスタ型、４トランジス
タ型婢のいずれの記憶素子でも良いのである。
個、キャパシタＣＰを１個で以って示したが、記憶素子
部はこれに限定されず６トランジスタ型、４トランジス
タ型婢のいずれの記憶素子でも良いのである。
（発明の効果）
以上詳細に説明したように、本発明によれは、インパク
トイオン化電流による誤動作を防止することのできる半
導体記憶装置が得られる。
トイオン化電流による誤動作を防止することのできる半
導体記憶装置が得られる。
第１図は本発明の一実施例の断面図、第２図（ａ）〜（
ｅ）は第１図に示す実施例の製造方法を説明するだめの
工程順に示した断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
領域、２′・・・・・・イオン注入領域、３・・・・・
チャンネルストッパ、４・・・・・・薄い５ｉｎ２膜、
５・・・・・フィールドＳ ｉ０２膜、６・・・・・・
キャパシタ電１極、７・・・・・ゲー）ｔ＆、８・・層
間絶縁膜、９・・・ アルミニウム電極及び配線、１０
．１１，１２．１３ ・・・Ｎ型ソースφドレイン領域
、１４・・・・・・ゲート電極、１５ 、１６・・・・
・Ｓ ４０２膜、１７・・・・・Ｎ型不純物、１８・・
・イオン注入マスク、１９・・・・・・アルミニウム電
極及び配線、ＣＰ・・・・・・キャパシタ、Ｑ、、Ｑヨ
・・・・・・ＭＩＳ）ランジスタ。 ９−
ｅ）は第１図に示す実施例の製造方法を説明するだめの
工程順に示した断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
領域、２′・・・・・・イオン注入領域、３・・・・・
チャンネルストッパ、４・・・・・・薄い５ｉｎ２膜、
５・・・・・フィールドＳ ｉ０２膜、６・・・・・・
キャパシタ電１極、７・・・・・ゲー）ｔ＆、８・・層
間絶縁膜、９・・・ アルミニウム電極及び配線、１０
．１１，１２．１３ ・・・Ｎ型ソースφドレイン領域
、１４・・・・・・ゲート電極、１５ 、１６・・・・
・Ｓ ４０２膜、１７・・・・・Ｎ型不純物、１８・・
・イオン注入マスク、１９・・・・・・アルミニウム電
極及び配線、ＣＰ・・・・・・キャパシタ、Ｑ、、Ｑヨ
・・・・・・ＭＩＳ）ランジスタ。 ９−
Claims (2)
- （１） −導電型半導体基板に設けられた記憶素子部と
、該記憶素子部を駆動しかつ入出力を行うための周辺回
路素子部と、前記半導体基板と反対導電型で２〜１０μ
ｍの深さを有し前記記憶素子部を囲む領域とを含むこと
を特徴とする半導体記憶装置◎ - （２） 記憶素子部を囲む反対導電型の饋域が定電位源
に接続されている特許請求の範囲第（１）項記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247010A JPS60140862A (ja) | 1983-12-28 | 1983-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247010A JPS60140862A (ja) | 1983-12-28 | 1983-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140862A true JPS60140862A (ja) | 1985-07-25 |
Family
ID=17157043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247010A Pending JPS60140862A (ja) | 1983-12-28 | 1983-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140862A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147761A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 半導体記憶装置 |
| JPH01125969A (ja) * | 1987-11-11 | 1989-05-18 | Nippon Denso Co Ltd | Ｍｉｓ型半導体装置 |
| JPH08115985A (ja) * | 1994-10-17 | 1996-05-07 | Nec Corp | 低雑音の半導体集積回路 |
| JP2001352041A (ja) * | 2000-03-30 | 2001-12-21 | Agilent Technol Inc | 光電流から集積回路電荷蓄積素子を保護する方法及び装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518006A (en) * | 1978-07-25 | 1980-02-07 | Toshiba Corp | Mos-type dynamic memory |
| JPS5696856A (en) * | 1979-10-11 | 1981-08-05 | Texas Instruments Inc | Semiconductor memory cell and method of manufacturing same |
| JPS5696855A (en) * | 1980-07-14 | 1981-08-05 | Toshiba Corp | Mos memory integrated circuit device |
-
1983
- 1983-12-28 JP JP58247010A patent/JPS60140862A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518006A (en) * | 1978-07-25 | 1980-02-07 | Toshiba Corp | Mos-type dynamic memory |
| JPS5696856A (en) * | 1979-10-11 | 1981-08-05 | Texas Instruments Inc | Semiconductor memory cell and method of manufacturing same |
| JPS5696855A (en) * | 1980-07-14 | 1981-08-05 | Toshiba Corp | Mos memory integrated circuit device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147761A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 半導体記憶装置 |
| JPH01125969A (ja) * | 1987-11-11 | 1989-05-18 | Nippon Denso Co Ltd | Ｍｉｓ型半導体装置 |
| JPH08115985A (ja) * | 1994-10-17 | 1996-05-07 | Nec Corp | 低雑音の半導体集積回路 |
| JP2001352041A (ja) * | 2000-03-30 | 2001-12-21 | Agilent Technol Inc | 光電流から集積回路電荷蓄積素子を保護する方法及び装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930010121B1 (ko) | 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정 | |
| KR920009745B1 (ko) | 반도체장치의 제조방법 | |
| US5338693A (en) | Process for manufacture of radiation resistant power MOSFET and radiation resistant power MOSFET | |
| JPH05347383A (ja) | 集積回路の製法 | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| JPS60140862A (ja) | 半導体記憶装置 | |
| JP2900698B2 (ja) | 絶縁形電界効果トランジスタの製造方法 | |
| JP2860482B2 (ja) | 半導体装置の製造方法 | |
| JP2884787B2 (ja) | 半導体装置 | |
| JP3127951B2 (ja) | 半導体装置及びその製造方法 | |
| JPS624339A (ja) | 半導体装置及びその製造方法 | |
| JPH0630390B2 (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JPH03120836A (ja) | 半導体装置 | |
| JPH0346272A (ja) | 半導体装置の製造方法 | |
| JP2654056B2 (ja) | 半導体装置の製造方法 | |
| JP2953020B2 (ja) | 半導体装置の製造方法 | |
| JPH04346233A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH10242460A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0230145A (ja) | 半導体装置の製造方法 | |
| JPS6254959A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH0465160A (ja) | 半導体装置 | |
| JPH01155662A (ja) | 半導体装置 | |
| JPH04179162A (ja) | 半導体装置の製造方法 | |
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPH027474A (ja) | 半導体装置 |