JP2953020B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2953020B2 JP2953020B2 JP26895390A JP26895390A JP2953020B2 JP 2953020 B2 JP2953020 B2 JP 2953020B2 JP 26895390 A JP26895390 A JP 26895390A JP 26895390 A JP26895390 A JP 26895390A JP 2953020 B2 JP2953020 B2 JP 2953020B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にＮチャネ
ルMOSFETを含む半導体装置の製造方法に関するものであ
る。
ルMOSFETを含む半導体装置の製造方法に関するものであ
る。
ＮチャネルMOSFETの製造方法は、CVD法によりポリシ
リコンを成長させてから燐を熱拡散し、フォトリソグラ
フィーによりポリシリコンからなるゲート電源を形成し
たのち、Ｎ型不純物をイオン注入してソース−ドレイン
を形成するのが一般的であった。
リコンを成長させてから燐を熱拡散し、フォトリソグラ
フィーによりポリシリコンからなるゲート電源を形成し
たのち、Ｎ型不純物をイオン注入してソース−ドレイン
を形成するのが一般的であった。
その製造方法について、第３図（ａ）〜（ｄ）を参照
して説明する。
して説明する。
はじめに第３図（ａ）に示すように、Ｐ型シリコン基
板１にＰ型のチャネルストッパ２、フィールド酸化膜
２、ゲート酸化膜４を順次形成してから、VT調整のため
ボロンをイオン注入する。
板１にＰ型のチャネルストッパ２、フィールド酸化膜
２、ゲート酸化膜４を順次形成してから、VT調整のため
ボロンをイオン注入する。
つぎに第３図（ｂ）に示すように、減圧CVD法により
厚さ4000Åのポリシリコンを成長し、950℃で燐拡散し
てＮ型不純物をドープしたのち、フォトレジスト６を形
成する。
厚さ4000Åのポリシリコンを成長し、950℃で燐拡散し
てＮ型不純物をドープしたのち、フォトレジスト６を形
成する。
つぎに第３図（ｃ）に示すように、CHF3ガスなどを用
いてドライエッチングし、ポリシリコンからなるゲート
電極5aを形成する。
いてドライエッチングし、ポリシリコンからなるゲート
電極5aを形成する。
つぎにＮチャネルMOSFET領域以外をフォトレジスト6a
でマスクし、砒素を加速エネルギー70keVでイオン注入
し、Ｎ型高濃度ソース−ドレイン９を形成する。
でマスクし、砒素を加速エネルギー70keVでイオン注入
し、Ｎ型高濃度ソース−ドレイン９を形成する。
つぎに第３図（ｄ）に示すように、フォトレジスト6a
を除去したのち、900℃のN2雰囲気で熱処理を行なって
高濃度Ｎ型ソース−ドレイン９を活性化する。
を除去したのち、900℃のN2雰囲気で熱処理を行なって
高濃度Ｎ型ソース−ドレイン９を活性化する。
従来技術においては、ポリシリコンに燐を熱拡散して
から、フォトリソグラフィーによってパターニングし
て、ゲート電極を形成している。
から、フォトリソグラフィーによってパターニングし
て、ゲート電極を形成している。
燐拡散によるばらつきと、燐ドープポリシリコンのエ
ッチングレートの違いから、フォトレジスト直下の燐ド
ープポリシリコンのサイドエッチング量が増減して安定
しない。
ッチングレートの違いから、フォトレジスト直下の燐ド
ープポリシリコンのサイドエッチング量が増減して安定
しない。
揃った断面形状のゲート電極を得ることが難しく、ソ
ース−ドレイン間の耐圧劣化やリーク電流の増大を引き
起こすという問題があった。
ース−ドレイン間の耐圧劣化やリーク電流の増大を引き
起こすという問題があった。
本発明の半導体装置の製造方法は、ポリシリコンを成
長し、ボロンをイオン注入する工程と、フォトレジスト
をパターニングしてゲート電極予定領域以外のポリシリ
コンに垂直に燐をイオン注入する工程と、フォトレジス
トを除去し、ランプアニールを行ない、ヒドラジンによ
り燐ドープポリシリコンをエッチングする工程と、イオ
ン注入によりソース−ドレインを形成する工程とを含ん
でいる。
長し、ボロンをイオン注入する工程と、フォトレジスト
をパターニングしてゲート電極予定領域以外のポリシリ
コンに垂直に燐をイオン注入する工程と、フォトレジス
トを除去し、ランプアニールを行ない、ヒドラジンによ
り燐ドープポリシリコンをエッチングする工程と、イオ
ン注入によりソース−ドレインを形成する工程とを含ん
でいる。
本発明の第１の実施例について、第１図（ａ）〜
（ｅ）を参照して説明する。
（ｅ）を参照して説明する。
はじめに第１図（ａ）に示すように、Ｐ型シリコン基
板１にＰ型のチャネルストッパ２、厚さ１μｍのフィー
ルド酸化膜３、厚さ200Åのゲート酸化膜４を順次形成
してから、VT調整のため加速エネルギー50keVでボロン
をイオン注入する。
板１にＰ型のチャネルストッパ２、厚さ１μｍのフィー
ルド酸化膜３、厚さ200Åのゲート酸化膜４を順次形成
してから、VT調整のため加速エネルギー50keVでボロン
をイオン注入する。
つぎに第１図（ｂ）に示すように、減圧CVD法により
厚さ4000Åのポリシリコン５を成長し、ボロンを加速エ
ネルギー60keVでイオン注入する。
厚さ4000Åのポリシリコン５を成長し、ボロンを加速エ
ネルギー60keVでイオン注入する。
つぎに第１図（ｃ）に示すように、フォトレジスト６
をマスクとして、ゲート電極5a以外のポリシリコン７に
燐を加速エネルギー150keVで垂直にイオン注入する。
をマスクとして、ゲート電極5a以外のポリシリコン７に
燐を加速エネルギー150keVで垂直にイオン注入する。
つぎに第１図（ｄ）に示すように、フォトレジスト６
を除去したのち、1000℃、５秒のランプアニールにより
ポリシリコン5a,7の不純物を活性化させて、ヒドラジン
によって燐ドープポリシリコン７のみを除去して、ゲー
ト電極5aを形成する。
を除去したのち、1000℃、５秒のランプアニールにより
ポリシリコン5a,7の不純物を活性化させて、ヒドラジン
によって燐ドープポリシリコン７のみを除去して、ゲー
ト電極5aを形成する。
ここで60℃、IPA（isopropyl alcohol）20％入りのヒ
ドラジンによる低濃度Ｎ型ポリシリコンのエッチングレ
ートは約1000Å/min、高濃度Ｐ型ないし低濃度Ｐ型ポリ
シリコンのエッチングレートは０Å/minと大幅に異なる
ため、低濃度Ｎ型ポリシリコンのみを選択エッチングす
ることができる。
ドラジンによる低濃度Ｎ型ポリシリコンのエッチングレ
ートは約1000Å/min、高濃度Ｐ型ないし低濃度Ｐ型ポリ
シリコンのエッチングレートは０Å/minと大幅に異なる
ため、低濃度Ｎ型ポリシリコンのみを選択エッチングす
ることができる。
つぎに第１図（ｅ）に示すように、ＮチャネルMOSFET
以外の領域をフォトレジスト（図示せず）でマスクし
て、砒素を加速エネルギー70keVでイオン注入し、高濃
度Ｎ型ソース−ドレイン９を形成し、フォトレジスト
（図示せず）を除去したのち900℃のN2雰囲気で熱処理
を行なって素子部が完成する。
以外の領域をフォトレジスト（図示せず）でマスクし
て、砒素を加速エネルギー70keVでイオン注入し、高濃
度Ｎ型ソース−ドレイン９を形成し、フォトレジスト
（図示せず）を除去したのち900℃のN2雰囲気で熱処理
を行なって素子部が完成する。
つぎに本発明の第２の実施例について、第２図（ａ）
〜（ｆ）を参照して説明する。
〜（ｆ）を参照して説明する。
はじめに第２図（ａ）に示すように、Ｐ型シリコン基
板１にＰ型のチャネルストッパ２、厚さ１μｍのフィー
ルド酸化膜３、厚さ200Åのゲート酸化膜４を順次形成
してから、VT調整のため加速エネルギー50keVでボロン
をイオン注入する。
板１にＰ型のチャネルストッパ２、厚さ１μｍのフィー
ルド酸化膜３、厚さ200Åのゲート酸化膜４を順次形成
してから、VT調整のため加速エネルギー50keVでボロン
をイオン注入する。
つぎに第２図（ｂ）に示すように、減圧CVD法により
厚さ4000Åのポリシリコン５を成長し、ボロンを加速エ
ネルギー60keVでイオン注入する。
厚さ4000Åのポリシリコン５を成長し、ボロンを加速エ
ネルギー60keVでイオン注入する。
つぎに第２図（ｃ）に示すように、フォトレジスト６
をマスクとして燐を加速エネルギー200keVで垂直にイオ
ン注入して低濃度Ｎ型ソース−ドレイン10を形成する。
をマスクとして燐を加速エネルギー200keVで垂直にイオ
ン注入して低濃度Ｎ型ソース−ドレイン10を形成する。
つぎに第２図（ｄ）に示すように、フォトレジスト６
を除去したのち、1000℃、５秒のランプアニールにより
ポリシリコン5a,7の不純物を活性化させて、ヒドラジン
により燐ドープされたポリシリコン７のみを除去し、ゲ
ート電極5aを形成する。
を除去したのち、1000℃、５秒のランプアニールにより
ポリシリコン5a,7の不純物を活性化させて、ヒドラジン
により燐ドープされたポリシリコン７のみを除去し、ゲ
ート電極5aを形成する。
つぎに第２図（ｅ）に示すように、ＮチャネルMOSFET
以外の領域をフォトレジスト（図示せず）でマスクし、
砒素を加速エネルギー70keVでイオン注入して高濃度Ｎ
型ソース−ドレイン９を形成する。
以外の領域をフォトレジスト（図示せず）でマスクし、
砒素を加速エネルギー70keVでイオン注入して高濃度Ｎ
型ソース−ドレイン９を形成する。
そのあと第２図（ｆ）に示すように、フォトレジスト
（図示せず）を除去して900℃、N2雰囲気で熱処理する
ことによりDDD（double diffused drain）製造のMOSFET
の素子部が完成する。
（図示せず）を除去して900℃、N2雰囲気で熱処理する
ことによりDDD（double diffused drain）製造のMOSFET
の素子部が完成する。
本実施例においては、フォトレジスト工程を追加する
ことなく容易にDDD構造のMOSFETを形成することができ
るという利点がある。
ことなく容易にDDD構造のMOSFETを形成することができ
るという利点がある。
ポリシリコンの全面にボロンをイオン注入し、ゲート
電極予定領域以外に垂直に燐をイオン注入し、ランプア
ニールにより不純物を活性化する。
電極予定領域以外に垂直に燐をイオン注入し、ランプア
ニールにより不純物を活性化する。
短時間に熱処理するため不純物の再分布を起さないで
活性化し、ヒドラジンによりエッチングする。
活性化し、ヒドラジンによりエッチングする。
そのためフォトレジストをマスクとしてエッチングす
る場合に比べて、パターンサイズの精度が優れた良好な
形状のゲート電極が形成され、MOSFETのソース−ドレイ
ン間の耐圧低下やリーク電流の増大を防止することがで
きた。
る場合に比べて、パターンサイズの精度が優れた良好な
形状のゲート電極が形成され、MOSFETのソース−ドレイ
ン間の耐圧低下やリーク電流の増大を防止することがで
きた。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を工程順
に示す断面図、第２図（ａ）〜（ｆ）は本発明の第２の
実施例を工程順に示す断面図、第３図（ａ）〜（ｄ）は
従来技術によるＮチャネルMOSFETを含む半導体装置の製
造方法を工程順に示す断面図。 １……Ｐ型シリコン基板、２……チャネルストッパ、３
……フィールド酸化膜、４……ゲート酸化膜、５……ボ
ロンドープポリシリコン、5a……ゲート電極、6,6a……
フォトレジスト、７……燐ドープポリシリコン、８……
ボロン・砒素ドープポリシリコン、９……高濃度Ｎ型ポ
リシリコン、10……低濃度Ｎ型ポリシリコン。
に示す断面図、第２図（ａ）〜（ｆ）は本発明の第２の
実施例を工程順に示す断面図、第３図（ａ）〜（ｄ）は
従来技術によるＮチャネルMOSFETを含む半導体装置の製
造方法を工程順に示す断面図。 １……Ｐ型シリコン基板、２……チャネルストッパ、３
……フィールド酸化膜、４……ゲート酸化膜、５……ボ
ロンドープポリシリコン、5a……ゲート電極、6,6a……
フォトレジスト、７……燐ドープポリシリコン、８……
ボロン・砒素ドープポリシリコン、９……高濃度Ｎ型ポ
リシリコン、10……低濃度Ｎ型ポリシリコン。
Claims (1)
- 【請求項１】ゲート酸化膜が形成された半導体層の上に
ポリシリコンを成長し、硼素をイオン注入する工程と、
ゲート電極予定領域にフォトレジストを形成する工程
と、前記ポリシリコン表面に垂直に燐をイオン注入する
工程と、前記フォトレジストを除去してからランプアニ
ールを行ない、ヒドラジンを用いて前記燐がイオン注入
された領域の前記ポリシリコンをエッチングする工程
と、前記半導体層にイオン注入してソース−ドレインを
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26895390A JP2953020B2 (ja) | 1990-10-05 | 1990-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26895390A JP2953020B2 (ja) | 1990-10-05 | 1990-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04144240A JPH04144240A (ja) | 1992-05-18 |
| JP2953020B2 true JP2953020B2 (ja) | 1999-09-27 |
Family
ID=17465591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26895390A Expired - Fee Related JP2953020B2 (ja) | 1990-10-05 | 1990-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953020B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140082993A (ko) * | 2011-09-27 | 2014-07-03 | 칩워크스, 인코포레이티드 | 상이한 에칭 속도에 기초하여 p-채널 또는 n-채널 디바이스들을 구별하는 방법 |
-
1990
- 1990-10-05 JP JP26895390A patent/JP2953020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04144240A (ja) | 1992-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |