JPH04297039A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH04297039A JPH04297039A JP6178691A JP6178691A JPH04297039A JP H04297039 A JPH04297039 A JP H04297039A JP 6178691 A JP6178691 A JP 6178691A JP 6178691 A JP6178691 A JP 6178691A JP H04297039 A JPH04297039 A JP H04297039A
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、パワーMOSトラン
ジスタに用いられる二重拡散方式の縦形MOSFETの
製造方法に関するものである。
ジスタに用いられる二重拡散方式の縦形MOSFETの
製造方法に関するものである。
【0002】
【従来の技術】従来、この種の二重拡散を用いた縦型M
OSFETの製造方法に関しては、たとえば特願平01
−177173号公報により開示されている。
OSFETの製造方法に関しては、たとえば特願平01
−177173号公報により開示されている。
【0003】以下、従来の縦型MOSFETの製造方法
の実施例を図面に基づき説明する。図2(a)ないし図
2(f)はその工程断面図である。
の実施例を図面に基づき説明する。図2(a)ないし図
2(f)はその工程断面図である。
【0004】まず、図2(a)に示すように、ドレイン
としてのN型エピタキシャル層、またはN型基板である
N型半導体基体21の主表面上に500〜2000Å厚
のゲート酸化膜22を形成する。
としてのN型エピタキシャル層、またはN型基板である
N型半導体基体21の主表面上に500〜2000Å厚
のゲート酸化膜22を形成する。
【0005】さらに、このゲート酸化膜22上に、CV
D法でゲート電極となるポリシリコン膜23を形成した
後、リンを前記ポリシリコン膜23に高濃度ドープし、
N型ポリシリコン膜にする。
D法でゲート電極となるポリシリコン膜23を形成した
後、リンを前記ポリシリコン膜23に高濃度ドープし、
N型ポリシリコン膜にする。
【0006】次に、所望の開孔部24をポリシリコン膜
23とゲート酸化膜22にホトリソグラフィ(以下ホト
リソと省略)およびエッチング工程で形成する。
23とゲート酸化膜22にホトリソグラフィ(以下ホト
リソと省略)およびエッチング工程で形成する。
【0007】次に、図2(b)に示すように、全面に5
00Å厚程度のパット酸化膜25をCVD法、または熱
酸化により形成した後、CVD法で500〜2000Å
厚の耐酸化性膜である窒化膜26を形成する。
00Å厚程度のパット酸化膜25をCVD法、または熱
酸化により形成した後、CVD法で500〜2000Å
厚の耐酸化性膜である窒化膜26を形成する。
【0008】次に、開孔部24の中で中央部で、開孔部
27を窒化膜26にホトリソおよびエッチング工程で形
成する。
27を窒化膜26にホトリソおよびエッチング工程で形
成する。
【0009】次に、イオン注入法で開孔部27からボロ
ンを1×1015ions/cm2 程度半導体基体2
1に注入する。
ンを1×1015ions/cm2 程度半導体基体2
1に注入する。
【0010】その後、図2(c)に示すように、窒化膜
26をマスクに選択酸化および拡散を行うことで、接合
の深さ1μm のP+ 層28と1000Å程度の選択
酸化膜29を形成する。
26をマスクに選択酸化および拡散を行うことで、接合
の深さ1μm のP+ 層28と1000Å程度の選択
酸化膜29を形成する。
【0011】このとき、選択酸化膜29の膜厚はパッド
酸化膜25の膜厚より500Å厚程度厚くする。
酸化膜25の膜厚より500Å厚程度厚くする。
【0012】次に、図2(d)に示すように、窒化膜2
6をリン酸等で除去した後、パッド酸化膜25を除去す
る。
6をリン酸等で除去した後、パッド酸化膜25を除去す
る。
【0013】このとき、選択酸化膜29もエッチングさ
れるが、500Å厚程度残存する。次に、ポリシリコン
膜23をマスクに開孔部24を通して、ボロンをイオン
注入法で1×1012ions/cm2 程度N型半導
体基体21に注入し、アニールすることで、接合の深さ
2μm のP− 層30を形成する。このとき、前記P
+ 層28も拡散されて、接合の深さ3μm のP+
層28が形成される。
れるが、500Å厚程度残存する。次に、ポリシリコン
膜23をマスクに開孔部24を通して、ボロンをイオン
注入法で1×1012ions/cm2 程度N型半導
体基体21に注入し、アニールすることで、接合の深さ
2μm のP− 層30を形成する。このとき、前記P
+ 層28も拡散されて、接合の深さ3μm のP+
層28が形成される。
【0014】次に図2(e)に示すように、同様にポリ
シリコン膜23をマスクとして、開孔部24を通して砒
素をイオン注入法で1×1016ions/cm2 P
− 層30内に注入し、アニールすることでN+ 層3
1を形成する。
シリコン膜23をマスクとして、開孔部24を通して砒
素をイオン注入法で1×1016ions/cm2 P
− 層30内に注入し、アニールすることでN+ 層3
1を形成する。
【0015】このとき、イオン注入のエネルギを適当に
選択することで、残存している選択酸化膜29中に砒素
がトラップされて、P+ 層28内に入らない。
選択することで、残存している選択酸化膜29中に砒素
がトラップされて、P+ 層28内に入らない。
【0016】次に、図2(f)に示すようにN型半導体
基体21の全面に4000〜10000Å厚の中間絶縁
膜32を形成し、この中間絶縁膜32にコンタクトホー
ル33を開孔する。
基体21の全面に4000〜10000Å厚の中間絶縁
膜32を形成し、この中間絶縁膜32にコンタクトホー
ル33を開孔する。
【0017】このとき、同時に、残存する500Å程度
の選択酸化膜29をエッチング除去する。
の選択酸化膜29をエッチング除去する。
【0018】次に、コンタクトホール33を通してN+
層31の一部と、選択酸化膜29の下に対応するP+
層28に接続されるソース電極34をメタルで形成す
る。 以上で縦型MOSFETが完成する。
層31の一部と、選択酸化膜29の下に対応するP+
層28に接続されるソース電極34をメタルで形成す
る。 以上で縦型MOSFETが完成する。
【0019】
【発明が解決しようとする課題】しかしながら、以上述
べた製造方法では、P+ 層とN+ 層をセルフアライ
ンで形成する為、窒化膜を形成した後所望のパターニン
グを施し、しかる後、選択酸化しなければならず、工程
が複雑であるという問題点があった。
べた製造方法では、P+ 層とN+ 層をセルフアライ
ンで形成する為、窒化膜を形成した後所望のパターニン
グを施し、しかる後、選択酸化しなければならず、工程
が複雑であるという問題点があった。
【0020】この発明は、以上述べたP+ 層とN+
層をセルフアラインで形成する為に工程が複雑になる問
題点を除去して、簡略化した工程の半導体素子の製造方
法を提供することを目的とする。
層をセルフアラインで形成する為に工程が複雑になる問
題点を除去して、簡略化した工程の半導体素子の製造方
法を提供することを目的とする。
【0021】
【課題を解決するための手段】この発明は、前述のP+
層とN+ 層をセルフアラインで形成する方法として
、まず500Å程度の酸化膜を通して、ポリシリコン膜
をマスクにP+ 層形成の為のP+ インプラ(イオン
注入)層を形成する。その後、所望のパターニングを行
って、該酸化膜を除去し、ドライエッチングにて不要の
P+ インプラ層を除去する。次に熱処理を行ったP+
層を形成した後、イオン注入のエネルギーを調整する
ことで前記酸化膜にイオンがトラップされて前記酸化膜
とポリシリコン膜をマスクにN+ 層を形成するように
したものである。
層とN+ 層をセルフアラインで形成する方法として
、まず500Å程度の酸化膜を通して、ポリシリコン膜
をマスクにP+ 層形成の為のP+ インプラ(イオン
注入)層を形成する。その後、所望のパターニングを行
って、該酸化膜を除去し、ドライエッチングにて不要の
P+ インプラ層を除去する。次に熱処理を行ったP+
層を形成した後、イオン注入のエネルギーを調整する
ことで前記酸化膜にイオンがトラップされて前記酸化膜
とポリシリコン膜をマスクにN+ 層を形成するように
したものである。
【0022】
【作用】本発明は前述のような方法としたため、通常の
ホトリソとドライエッチングだけでP+ 層とN+ 層
をセルフアラインで形成でき、工程が簡略化される。
ホトリソとドライエッチングだけでP+ 層とN+ 層
をセルフアラインで形成でき、工程が簡略化される。
【0023】
【実施例】以下、この発明の縦型MOSFETの製造方
法の実施例を図面に基づき説明する。図1(a)ないし
(g)はその一実施例の工程断面図である。
法の実施例を図面に基づき説明する。図1(a)ないし
(g)はその一実施例の工程断面図である。
【0024】まず、図1(a)に示すように、ドレイン
としてのN型エピタキシャル層、またはN型基板である
N型半導体基体1の主表面上に絶縁膜として例えば熱酸
化により、500Å厚程度のゲート酸化膜2を形成する
。さらに、このゲート酸化膜2上にゲート電極として、
例えばリンで高濃度ドープされたN型のポリシリコン膜
3を6000Å厚程度形成する。次に所望の開孔部4を
ポリシリコン膜3にホトリソ及びエッチング工程で形成
する。
としてのN型エピタキシャル層、またはN型基板である
N型半導体基体1の主表面上に絶縁膜として例えば熱酸
化により、500Å厚程度のゲート酸化膜2を形成する
。さらに、このゲート酸化膜2上にゲート電極として、
例えばリンで高濃度ドープされたN型のポリシリコン膜
3を6000Å厚程度形成する。次に所望の開孔部4を
ポリシリコン膜3にホトリソ及びエッチング工程で形成
する。
【0025】次に図1(b)に示すように、イオン注入
法にてポリシリコン膜3をマスクに前記開孔部4内にゲ
ート酸化膜2を通してボロンを打込み、N型基体1の表
面にP+ インプラ層5を形成する。
法にてポリシリコン膜3をマスクに前記開孔部4内にゲ
ート酸化膜2を通してボロンを打込み、N型基体1の表
面にP+ インプラ層5を形成する。
【0026】次に図1(c)に示すように、開孔部4の
中央部にホトリソにてレジスト7が残存するように所望
のパターニングを施す。次にレジスト7とポリシリコン
膜3をマスクに、例えば緩衝HF液にて開孔部4内のゲ
ート酸化膜2をエッチング除去し、酸化膜6を残存させ
てN型基体1を露出させる。さらに通常のドライエッチ
ングにて2000Å以上前記露出部のN型半導体基体1
をエッチングして、前記P+ インプラ層をエッチング
除去して開孔部8を形成する。
中央部にホトリソにてレジスト7が残存するように所望
のパターニングを施す。次にレジスト7とポリシリコン
膜3をマスクに、例えば緩衝HF液にて開孔部4内のゲ
ート酸化膜2をエッチング除去し、酸化膜6を残存させ
てN型基体1を露出させる。さらに通常のドライエッチ
ングにて2000Å以上前記露出部のN型半導体基体1
をエッチングして、前記P+ インプラ層をエッチング
除去して開孔部8を形成する。
【0027】尚この時、ポリシリコン膜3もエッチング
されるが、あらかじめエッチング除去分を見込んでポリ
シリコン膜を形成しておけば、問題がない。
されるが、あらかじめエッチング除去分を見込んでポリ
シリコン膜を形成しておけば、問題がない。
【0028】又、この実施例ではレジスト7を残存させ
てP+ インプラ層5を除去したが、レジスト7を除去
して、酸化膜6をマスクにP+インプラ層5を除去して
もよい。 次に、図1(d)に示すように、レジスト
7を除去した後、例えば1100℃で1時間の熱処理を
行うことで、P+ インプラ層5が拡散されて、P+
拡散層9が形成される。
てP+ インプラ層5を除去したが、レジスト7を除去
して、酸化膜6をマスクにP+インプラ層5を除去して
もよい。 次に、図1(d)に示すように、レジスト
7を除去した後、例えば1100℃で1時間の熱処理を
行うことで、P+ インプラ層5が拡散されて、P+
拡散層9が形成される。
【0029】次に、図1(e)に示すように、イオン注
入法にてポリシリコン膜3をマスクに開孔部4内のN型
半導体基体1にボロンを打込み、熱処理を施すことによ
ってP− 層10を形成する。尚、この実施例では、予
めP+ 拡散層9を形成したが、P− 層10の形成時
に同時にP+ 層9を形成してもよい。
入法にてポリシリコン膜3をマスクに開孔部4内のN型
半導体基体1にボロンを打込み、熱処理を施すことによ
ってP− 層10を形成する。尚、この実施例では、予
めP+ 拡散層9を形成したが、P− 層10の形成時
に同時にP+ 層9を形成してもよい。
【0030】次にイオン注入法にて酸化膜6とポリシリ
コン膜3をマスクにヒ素をP− 層10内に打込み、熱
処理を施すことによりN+ 層11をP− 層10内に
形成する。この時、例えばエネルギーを10KeVのよ
うにイオン注入のエネルギーを適当に選択することで、
酸化膜6内にヒ素がトラップされて、P+ 層9内にほ
とんど入らない。これによりN+ 層11とP+ 拡散
層9がセルフアラインで形成される。
コン膜3をマスクにヒ素をP− 層10内に打込み、熱
処理を施すことによりN+ 層11をP− 層10内に
形成する。この時、例えばエネルギーを10KeVのよ
うにイオン注入のエネルギーを適当に選択することで、
酸化膜6内にヒ素がトラップされて、P+ 層9内にほ
とんど入らない。これによりN+ 層11とP+ 拡散
層9がセルフアラインで形成される。
【0031】次に図1(g)に示すように、N型半導体
基体1の全面に8000Å厚程度の中間絶縁膜12を形
成し、この中間絶縁膜12にコンタクトホール13を開
孔する。
基体1の全面に8000Å厚程度の中間絶縁膜12を形
成し、この中間絶縁膜12にコンタクトホール13を開
孔する。
【0032】この時、同時に残存する500Å厚程度の
酸化膜6をエッチング除去する。尚中間絶縁膜12の形
成前に、あらかじめ酸化膜6を除去してもかまわない。
酸化膜6をエッチング除去する。尚中間絶縁膜12の形
成前に、あらかじめ酸化膜6を除去してもかまわない。
【0033】次に、コンタクトホール13を通してN+
層11の一部とP+ 拡散層9に接続されるソース電
極14をメタルで形成する。以上で縦型MOSFETが
完成する。
層11の一部とP+ 拡散層9に接続されるソース電
極14をメタルで形成する。以上で縦型MOSFETが
完成する。
【0034】尚、この実施例では、P+ 層9とN+
層11とをセルフアラインで形成するのにゲート酸化膜
2を用いたが、図1(a)にて所望のポリシリコン膜3
をエッチング除去した後、開孔部4のゲート酸化膜2を
除去し、開孔部4にあらたな酸化膜を形成し、該酸化膜
を用いてセルフアラインにしてもよいことはいうまでも
ない。
層11とをセルフアラインで形成するのにゲート酸化膜
2を用いたが、図1(a)にて所望のポリシリコン膜3
をエッチング除去した後、開孔部4のゲート酸化膜2を
除去し、開孔部4にあらたな酸化膜を形成し、該酸化膜
を用いてセルフアラインにしてもよいことはいうまでも
ない。
【0035】
【発明の効果】以上、詳細に説明したように、この発明
によれば、通常のホトリソとドライエッチングだけでP
+ 層とN+ 層をセルフアラインで形成できたので、
工程が簡略になり、工程数減による歩留り向上も期待出
来る。
によれば、通常のホトリソとドライエッチングだけでP
+ 層とN+ 層をセルフアラインで形成できたので、
工程が簡略になり、工程数減による歩留り向上も期待出
来る。
【0036】また、酸化膜の厚さを、N+ 注入時にマ
スクとなるような厚さに初期から設定しておくことで、
N+ 注入時のイオン注入エネルギー設定精度が向上す
る。 つまり選択酸化を行わなくてもよいので制御性も向上す
る。
スクとなるような厚さに初期から設定しておくことで、
N+ 注入時のイオン注入エネルギー設定精度が向上す
る。 つまり選択酸化を行わなくてもよいので制御性も向上す
る。
【図1】本発明の実施例の工程断面図
【図2】従来例の工程断面図
1 N型半導体基板
2 ゲート酸化膜
3 ポリシリコン膜
4,8 開孔部
5 P+ インプラ層
6 酸化膜
7 レジスト
9 P+ 拡散層
10 P− 層
11 N+ 層
Claims (1)
- 【請求項1】 縦形MOSFETを有する半導体素子
を製造するに当たって、(a)第1導電型の半導体基板
に、ゲート絶縁膜を形成し、その上にゲート電極を配設
する工程、(b)前記ゲート電極をマスクとして、前記
半導体基板に該ゲート電極以外の部分に前記第1導電型
とは逆の第2の導電型の第1不純物層を形成する工程、
(c)次いで前記ゲート電極以外の部分に、レジスト膜
をパターニング形成し、それをマスクにして該レジスト
膜と前記ゲート電極以外の部分の前記絶縁膜を除去し、
さらに該酸化膜部分の下にあった前記第1不純物層を少
なくとも表面の一部は除去する工程、(d)前記で残存
した第1の不純物層をより広く拡散させ、前記ゲート電
極をマスクにしてそれ以外の部分に第2導電型の第2不
純物層を形成する工程、(e)前記ゲート電極と前記の
工程で残存した絶縁膜とをマスクにして、前記第2不純
物層内に第1導電型の不純物層を形成する工程、以上の
工程を含むことを特徴とする半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6178691A JPH04297039A (ja) | 1991-03-26 | 1991-03-26 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6178691A JPH04297039A (ja) | 1991-03-26 | 1991-03-26 | 半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04297039A true JPH04297039A (ja) | 1992-10-21 |
Family
ID=13181124
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6178691A Pending JPH04297039A (ja) | 1991-03-26 | 1991-03-26 | 半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04297039A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07240516A (ja) * | 1994-02-28 | 1995-09-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
-
1991
- 1991-03-26 JP JP6178691A patent/JPH04297039A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07240516A (ja) * | 1994-02-28 | 1995-09-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
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